Globalfoundries‘ CTO Dr. Gary Patton 22FDX erreicht fast 14-nm-Leistung

Hinter TSMC hatte es Globalfoundries nicht einfach: Meistens war sie nur 2nd-Source, diese Zeiten sollen mit einer neuen 7-nm-Roadmap und den FD-SOI-Prozessen vorbei sein. Im Exklusiv-Interview mit der DESIGN&ELEKTRONIK erklärte CTO Dr. Gary Patton, wie das ganze technisch funktionieren soll.

DESIGN&ELEKTRONIK: Herr Patton, Sie kommen ursprünglich von IBM und sind jetzt bei Globalfoundries, nachdem die Zusammenarbeit zwischen IBM und Globalfoundries zustande kam [1]. Was hat sich seitdem geändert? 

Gary Patton: Ich habe acht Jahre F&E bei IBM geleitet und bin jetzt zweieinhalb Jahre bei Globalfoundries. Wir haben das IBM Team mitgebracht und integriert. Wir haben jetzt die Stärke, um unsere eigene Technologie einsetzen zu können. Wir arbeiten seit über zwei Jahren mit unseren Partnern an der Definition unserer 7-Nanometer-Fertigung, und es hat uns wirklich geholfen sicherzustellen, dass sie sowohl für Mobilgeräte als auch für High-Performance-Computing geeignet ist.

Wir waren historisch gesehen ein Second-Source-Lieferant. Wir konzentrieren uns jetzt wirklich darauf, First-Source-Geschäfte bei sieben Nanometer zu gewinnen, bei AMD, IBM und unserem ASIC-Geschäft, und dann geht es bei unserer FD-SOI-Technologie darum, First-Source-Geschäfte mit differenzierter Technologie zu gewinnen.Wir haben auch das führende HF-Geschäft von IBM übernommen. Für alle diese Technologien, die wir jetzt anbieten, haben wir eine Roadmap und bieten HF-Varianten für Kunden an, die einen Logikchip mit integrierter HF wünschen.

Während sich Moore‘s Law verlangsamt, wollen die Kunden mehr Dinge zusammenführen. Wir sind bei GlobalFoundries bezüglich 2.5D- und 3D-Packages sehr gut aufgestellt. Ich hatte ein großes Programm dazu bei IBM, und wir haben eine Pilotlinie in East-Fishkill, wo wir unsere eigene Entwicklung von 2.5D- und 3D-Packages machen können. Speziell für die künstliche Intelligenz wollen wir die Latenz- und Bandbreitenprobleme angehen, also wollen wir alles auf einen Interposer packen. Wir haben die 2.5D-Technologie, die eine Weile bis zur Serienreife gedauert hat, aber letztes Jahr haben wir viele Design-Wins einschließlich unserer 2.5D-Technologie gesehen.

 » Wir werden zehn Nanometer absichtlich überspringen. « 
 
DESIGN&ELEKTRONIK: Was war der Grund für den Samsung-Deal bei 14 Nanometer?

Gary Patton: Das war vor meiner Zeit. Es wurde versucht, Fab Acht zu errichten und gleichzeitig eine neue Technologie zu entwickeln, und das ist sehr schwierig. Aber mit der Samsung-Technologie, die seinerzeit schon weitestgehend gedebuggt war, klappte es wunderbar. Sie erlaubte uns, sofort mit der Arbeit an 14 Nanometer zu beginnen. Wir haben natürlich Erweiterungen an dieser Technologie vorgenommen, die Leistung gesteigert, und wir haben eine Reihe von Kunden, die immer wieder Verbesserungen in der Technologie erhalten wollen, ohne auf einen Sprung zum nächsten Prozessknoten warten zu müssen.

DESIGN&ELEKTRONIK: Im Gegensatz zu einigen Ihrer Konkurrenten werden Sie zehn Nanometer überspringen, gibt es technische Gründe?

Gary Patton: Wir werden absichtlich zehn Nanometer überspringen. Ich nenne zehn Nanometer mehr einen halben Knoten, und es gibt einige Firmen, die sich sehr auf die Weihnachtszeit konzentrieren. Deshalb müssen sie etwas herausholen und es kann kein großes Verbesserungspotential erwartet werden.

20 Nanometer hatte nicht viel Leistungsgewinn und nicht viel Dichte gebracht. Dasselbe ist mit zehn Nanometer passiert, wenn man die Skalierung und die Leistung betrachtet, ist es ein ziemlich schwacher Knoten. Wir wollen uns auf Knoten konzentrieren, die ein sehr starkes Verbesserungspotential versprechen, deshalb konzentrieren wir uns sehr stark auf sieben Nanometer und stellen sicher, dass Kunden, die von 14 Nanometer auf sieben Nanometer springen, eine wirklich signifikante Verbesserung erhalten. Einfache Logik ist um den Faktor 0,37× skaliert, so dass Sie eine Menge Komplexität hinzufügen können.

Das Problem mit zehn Nanometer ist, dass Sie viele Masken hinzufügen müssen. Sie haben eine gewisse Skalierung, aber am Ende sind die Kosten nicht wesentlich geringer. Sie erhalten eine deutlich höhere Kostensenkung, wenn Sie von 14 Nanometer auf sieben Nanometer springen. Und wir haben mit der Technologie eine erhebliche Leistungssteigerung erreicht.

DESIGN&ELEKTRONIK: Mitte 2017 kündigte Globalfoundries an, drei Generationen von sieben Nanometer anzubieten, eine auf reinem DUV also mit optischer Belichtung und die anderen zwei auf EUV-Basis. Ist das immer noch Stand der Dinge?

Gary Patton: Wir erwarten, dass sieben Nanometer wie 14 Nanometer ein langlebiger Knoten wird. Wir brauchen also einen Fahrplan, in dem wir ihn ständig verbessern. Für die beiden Achsen ist die eine die Leistung und die andere die EUV zur Kosten- und Dichteverbesserung. Während wir weitermachen, haben wir Pläne die Leistung zu steigern, und wir werden EUV schrittweise einführen und es zuerst für Kontakte und Durchkontaktierungen einsetzen, denn das ist der Weg mit geringstem Risiko und Sie können ohne Pellikel davonkommen. Dies verbessert die Kosten des Prozesses durch die Reduzierung der Fertigungsschritte und bedeutet für unsere Kunden keinen zusätzlichen Designaufwand. Die zweite Phase würde eine wirkliche Schrumpfung mit EUV erreichen.

DESIGN&ELEKTRONIK: Was sind die größten Herausforderungen in Bezug auf EUV?

Gary Patton: Wegen der Leistung denke ich, dass es keine Probleme geben wird. ASML hat 250 Watt demonstriert. Es gibt einige Herausforderungen bei dem Reflektionsgrad des Kollektorspiegels. Man ist da jetzt bei 75 Prozent, muss aber 85 Prozent erreichen. Der lithografische Resist ist eine kleine Herausforderung, aber wir versuchen immer noch, ihn zu optimieren. Ich denke, die eigentliche Herausforderung sind die Masken, und ich sehe große Fortschritte bei den Pellikeln. Bei Kontakten und Durchkontaktierungen können wir ohne Pellikel arbeiten. Wir haben die richtige Inspektionsinfrastruktur, um das zu bewerkstelligen, und bringen dann die Pellikel ein, wenn sie fertig sind.

DESIGN&ELEKTRONIK: Wenn es also darum geht, die Kontakte und Durchkontaktierungen mittels EUV zu erzeugen, haben Sie bereits gesagt, dass Sie diesen Prozess im Wesentlichen mit dem voll optischen Prozess austauschbar machen wollen. Müssen Ihre Partner dann mit Blick auf EUV neu kompilieren? 

Gary Patton: Es wird in den Bibliotheken einige Austausche geben müssen, also gibt es einige Designüberarbeitungen. Wir arbeiten jetzt mit ihnen zusammen, um zu definieren, was diese Überarbeitung ist - wenn sie zu klein ist, dann ist sie es nicht wert. Wenn man sie zu groß macht, dann wird der Designaufwand zu hoch, also versuchen wir, mit ihnen einen Sweetspot zu finden.

 » Ich glaube, dass Finfets langsam ihrem Ende zugehen. « 

DESIGN&ELEKTRONIK: Andere Foundries haben angekündigt, dass sie Fabs für fünf Nanometer bauen wollen. Wie sieht das bei Ihnen aus? 

Gary Patton: Wir arbeiten sehr hart mit unseren Partnern IBM und Samsung an der Technologie nach sieben Nanometer. Wir haben letztes Jahr ein Paper für fünf Nanometer mit Nanosheet-Gate-all-around-Technologie präsentiert und erste Tests auf einem Chip vorgenommen. Wir haben ebenfalls an vertikalen Transistoren gearbeitet. Ich glaube, dass Finfets langsam dem Ende zugehen und ich könnte mir vorstellen, dass fünf Nanometer wie zehn Nanometer beziehungsweise 20 Nanometer enden könnte.

DESIGN&ELEKTRONIK: ASML sagt, dass ihr EUV-Tool etwa 125 Wafer pro Stunde produziert. Dies ist ein geringerer Durchsatz als bei Ihrem 14-Nanometer-Prozess, machen Sie sich da keine Sorgen?

Gary Patton: Denken Sie daran, dass die Messlatte für EUV ziemlich hoch liegt. Wenn wir es bei 14 Nanometer eingeführt hätten, hätte es nur zwei Lithographieschritte für jede Anwendung eingespart. Bei sieben Nanometer sprechen wir jedoch davon, drei oder vier DUV-Masken (Anm. d. Red.: DUV = Deep Ultraviolet [2]) durch eine mit EUV zu ersetzen. Während der Durchsatz der Wafer pro Stunde bei den EUV-Tools also nicht so gut ist wie bei den DUV-Tools, werden durch den Entfall von drei Masken plus Ätzungen und Abscheidungen eine ganze Reihe weiterer Schritte eingespart. 

DESIGN&ELEKTRONIK: Sollen die ersten beiden Generationen von sieben Nanometer, wobei die zweite EUV für Kontakte und Durchkontaktierungen implementiert, parallel laufen und sich die Kunden für die eine oder andere entscheiden, oder sollen die Kunden von Generation eins zu Generation zwei wechseln? 

Gary Patton: Es wird von den Kosten abhängen, wenn sie einen signifikanten Produktivitätsschub sehen, weil wir den Prozess stark vereinfacht haben, wollen sie vielleicht wechseln. Die Ausbeute ist einer der erwarteten Vorteile von EUV, ebenso wie die Zykluszeit und ein Rückgang der Fehlerdichte, da Sie jetzt viele Verarbeitungsschritte eliminiert haben.

DESIGN&ELEKTRONIK: Andere Halbleiterhersteller haben ihre FD-SOI-Pläne unter 20 Nanometer nicht veröffentlicht. Wieso sprechen Sie schon über 12FDX? 

Gary Patton: Wir haben viel Erfahrung mit FD-SOI und wir haben in Albany jahrelang daran gearbeitet, als ich seinerzeit die Forschung von IBM leitete. Wir arbeiteten sowohl an Finfets als auch an FD-SOI und am Ende des Tages lag der Fokus von IBM auf Rechenleistung um jeden Preis. Finfet ist eine großartige Technologie, aber wenn Sie Rechenleistung mit Leistungsaufnahme und Kosten in Einklang bringen müssen, liegt FD-SOI klar vorne. Wir haben 12FDX und sind schon ziemlich nah an den definierten Zielen. Auf Grund unseres 12LPP-Prozesses haben wir auch schon Erfahrungen mit zwölf Nanometer. Wir erwarten, dass wir Anfang 2019 in die Risikoproduktion einsteigen können. 

DESIGN&ELEKTRONIK: Warum ist FD-SOI viel einfacher als die führende Finfet-Technologie?

Gary Patton: Wir haben 40 Prozent weniger Masken, Sie haben kein Triple- oder gar Quadruple-Patterning und weniger strenge Designregeln. Und Sie haben einen viel kleineren Einstiegspreis für einen Prototyp.

 » Mit dem 22FDX können wir Transistoren stapeln. « 

DESIGN&ELEKTRONIK: Ein Vorteil, den Sie immer wieder bei 22FDX herausstellen, ist die Implementierung von HF-Blöcken. Erklären Sie unseren Lesern das doch mal bitte im Detail. 

Gary Patton: Ganz einfach – die Leute wollen alles zusammen auf einem Chip integrieren. Wir haben HF auf den 22FDX-Prozess gebracht - eines der Dinge, die Sie mit unserem HF machen können, was Sie mit keiner dieser anderen Technologien machen können, ist, dass Sie die Transistoren stapeln können. Und das ist wirklich wichtig, um integrierte Endstufenschalter auf einem Chip zu realisieren. Niemand sonst kann das, wir sind die einzigen. Wir haben weiterhin eine Ultra-Low-Power-Version, eine Ultra-Low-Leakage-Version, wir werden Millimeterwellen haben, und wir durchlaufen die Automobil-Qualifikationen. Unsere Mitbewerber sind erst kürzlich aufgewacht und haben das erkannt und müssen ihre eigenen 22-Nanometer-FD-SOI-Technologien herausbringen. Wir werden auch MRAM in unseren 22FDX-Prozess integrieren. Das ist sehr wichtig für die künstliche Intelligenz.

DESIGN&ELEKTRONIK: Sie sagten: »Unsere Konkurrenten sind erst kürzlich aufgewacht«, können Sie diesen Zeitvorteil nutzen? 

Gary Patton: Unser 22FDX-Prozess wurde von Grund auf für den IoT-/Mobil-/Automobilbereich optimiert. Weil unsere Konkurrenten reagieren mussten, haben sie versucht, das zu nehmen, was sie haben, und es darauf anzupassen. Einer unserer Konkurrenten nahm einen Hochleistungs-Finfet und versuchte, ihn diesbezüglich anzupassen während ein anderer einen planaren Transistor nahm und unterhalb von 22 Nanometer scheiterte. Bei IoT, Automotive und Mobile wird FDX wirklich erfolgreich sein und wir haben viele Kunden gesehen, die es als einen Weg betrachten, sich am Markt wirklich zu differenzieren. 

DESIGN&ELEKTRONIK: Ein weiterer Vorteil Ihrer Plattform scheint die Möglichkeit zu sein, Body Biasing zu implementieren. Welche Leistung erzielen Sie mit diesem Ansatz?

Gary Patton: Wir haben das Silizium so verdünnt, dass Sie wie bei einem Finfet eine vollständige Verarmung an Ladungsträgern sehen , und wir haben auch das Oxid verdünnt, so dass wir tatsächlich eine Spannungsvorspannung unter den Transistor legen konnten. Das Endergebnis ist, dass wir die Rechenleistung steigern können. Das können Sie auf Transistorebene, Schaltkreisebene und auf Blockebene tun. Sie können Rechenleistung abrufen, wenn Sie sie benötigen, auf unserem 22FDX können Sie leicht eine 14-Nanometer-Finfet-Leistung generieren, mit unserem 12FDX können Sie fast eine 7-Nanometer-Leistung erreichen. Natürlich nicht im Dauerbetrieb, aber wenn Sie sie brauchen.

DESIGN&ELEKTRONIK: FD-SOI kann ab einer gewissen Chipgröße nicht mehr funktionieren, welches sind die physikalischen Grenzen?

Gary Patton: Sie haben Recht. Wenn Sie einen großen Chip herstellen, haben Sie sehr hohe Verdrahtungskapazitäten, also werden Sie hier mit einem Finfet-Design nicht mithalten können. Finfets haben einen hohen Treiberstrom, wenn es sich also um kleinere Chips handelt, ist die Verdrahtungskapazität nicht so groß, sondern die Gate-Kapazität des Transistors ist wichtiger. FD-SOI hat eine geringere Gate-Kapazität als Finfet, da das Gate nicht um den gesamten Transistor gewickelt ist. Damit eignet er sich ideal für kleinere Chips mit weniger als 150 Quadratmillimter Fläche.

DESIGN&ELEKTRONIK: Sie bauen gerade mit Hilfe von staatlichen Subventionen eine FD-SOI-Gigafab im chinesischen Chengdu. Können Sie mir erklären, wie bei den offensichtlichen Kostenvorteilen durch Skalierung Wafer aus Dresden noch konkurrenzfähig sein sollen?

Gary Patton (lacht): Da machen Sie sich mal keine Sorgen, ich prognostiziere Dresden mit seinen FD-SOI-Chips eine rosige Zukunft, auch wenn ich Ihnen hier natürlich im Detail nicht unsere Kalkulationen für Waferpreise und den Umfang politischer Unterstützung auflisten werde. Die weltweite Nachfrage für FD-SOI-Chips wird meiner Überzeugung nach so hoch sein, dass wir froh sein werden, mit Chengdu und Dresden ins Rennen gehen zu können.

DESIGN&ELEKTRONIK: Ganz herzlichen Dank für Ihre Zeit, Herr Dr. Patton!

Referenzen 
[1] Der historische IBM/Globalfoundries-Deal aus dem Jahr 2015: https://www.elektroniknet.de/elektronik/halbleiter/globalfoundries-uebernimmt-ibms-defizitaeres-halbleitergeschaeft-113702.html

[2] Deep Ultraviolet Belichtung: https://www.halbleiter.org/lexikon/U/UV-Licht/