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Flying-Capacitor-Wandler sind effizienter

17. September 2020, 15:00 Uhr   |  Christopher Schaef et al; Intel

Flying-Capacitor-Wandler sind effizienter
© Recklessstudios / Pixabay

Zur Stromversorgung von Hochleistungs-SoCs stoßen traditionelle induktive Wandler an ihre physikalischen Grenzen. Einen Ausweg bieten Flying-Capacitor-Multilevel-Wandler. Wir stellen eine monolithisch integrierte 10-A-Lösung von Intel vor, deren Wirkungsgrad bis zu 93,8 Prozent beträgt.

Steigender Strombedarf, schrum-pfende Formfaktoren sowie hochdynamische Lastverläufe – all dies macht es immer herausfordernder, Hochleistungs-SoCs (System on Chip), z. B. Mikroprozessoren oder FPGAs für den Einsatz in Servern, mit Strom zu versorgen. Induktive Topologien wie Tiefsetzsteller benötigen immer noch relativ große Spulen. Mit steigender Schaltfrequenz lässt sich deren Größe reduzieren, aber nicht beliebig, da die Verluste mit steigender Schaltfrequenz ebenfalls ansteigen. Um die entstehende Wärme abzuführen, benötigt man wiederum mehr Raum. Erschwerend kommt hinzu, dass sie Lasttransienten nicht schnell genug ausregeln. Schaltkondensatorwandler (Switched Capacitor Converter, SCCs) hingegen versprechen kleine Formfaktoren und schwingen bei Transienten schnell ein, da sie ohne große Induktivitäten auskommen.

Allerdings erreichen SCCs nur bei festen Übersetzungsverhältnissen hohe Wirkungsgrade und schränken damit ihren Anwendungsbereich ein, da SoC-Plattformen für gewöhnlich einen großen, kontinuierlichen Bereich von Ein- und Ausgangsspannungen benötigen. Hybridwandler kombinieren die Vorteile konventioneller induktiver und Schaltkondensatortopologien [1-3]. Mit ihrer hohen Leistungsdichte und ihrem hohen Wirkungsgrad reduzieren sie sowohl die Anforderungen an die Spule als auch an die Kapazität erheblich. Da sie – ähnlich wie reine Schaltkondensator-Wandler – in Serie geschaltete Niederspannungstransistoren verwenden, erreichen sie höhere Schaltfrequenzen, ohne dass der Wirkungsgrad abfällt. Darüber hinaus eliminiert das sanfte Laden der »fliegenden«, d. h. potenzialfreien, Kondensatoren durch die Spule die Ladungsverluste, die bei reinen SCCs auftreten.

Intel, Flying-Capacitor Multi-Level Converter
© Intel

Bild 1: Stromlaufplan des vierstufigen FCML-Leistungskreises (Flying-Capacitor Multi-Level) mit Blockdiagramm des Regelkreises und Aufnahme der gemeinsam bestückten Komponenten.

Mehrere hybride Wandlertopologien wurden bereits demonstriert [1,2]. In diesem Beitrag stellen wir eine vierstufige FCML-Topologie (Flying Capacitor Multi-Level) vor, die in einem 22-nm-CMOS-Prozess mit drei komplementären Schalterpaaren in Kaskodenanordnung integriert ist (Bild 1). Auf dem Chip finden sich der Leistungsteil, die Gate-Treiber mit Bootstrap-Schaltung, Pegelumsetzer (Level Shifter) und die hochauflösende dreiphasige Pulsbreitenmodulation (Pulse Width Modulation, PWM). Der digitale Controller wurde extern auf einem FPGA implementiert. Der Wandler arbeitet mit Schaltfrequenzen von 5 MHz bis 10 MHz und liefert Ströme bis 10 A bei bis zu 1,8 V. Nach einer Beschreibung der Schaltung gehen wir im Folgenden noch detailliert auf die Vorladung (Pre-Charging) der fliegenden Kondensatoren beim Anlauf ein, auf die Symmetrierung dieser Kondensatoren (Capacitor Balancing) und auf den Betrieb über zwei nominale Übersetzungsverhältnisse.

Bild 1 zeigt den Schaltplan des Leistungskreises und den Gate-Treibern mit deren Bootstrapping. Er besteht aus drei High-Side-PMOS- (S1 bis S3) und drei Low-Side-NMOS-Schaltern (S4 bis S6). Diese sind jeweils als Kaskode aus zwei Dickgate-Transistoren (VGS,max = 1,8 V, VDS,max = 1,2 V) ausgeführt. Die Eingangskapazität Cin und die fliegenden Kapazitäten Cx1 und Cx2 bestehen aus jeweils sechs Keramikkondensatoren der Baugröße 0402 auf der Platine, wobei Cx1 und Cx2 mit einem bzw. zwei Drittel der Eingangsspannung Vin belastet werden. Die Gate-Treiber für S2 und S5 werden über integrierte Bootstrapping-Schalter versorgt. Diese wiederum laden die Gate-Kapazitäten Cg2 und Cg5 auf, sobald die Leistungsschalter S1 und S5 eingeschaltet werden. Darüber hinaus erfordern die Leistungsschalter S3 und S4 ein verschachteltes Bootstrapping. Dieses nutzt Cg2 und Cg5 als Quelle, wenn S2 und S5 eingeschaltet sind, um Cg3 und Cg4 zu laden. Alle Gate-Kapazitäten Cg1 bis Cg6 bestehen aus einer Kombination aus integrierten MIM-Kondensatoren (Metal Insulator Metal) und je einem externen Keramikkondensator in der Baugröße 01005 auf der Platine.

Intel, Flying-Capacitor Multi-Level Converter
© Intel

Bild 2: PWM-Signale für verschiedene Tastverhältnisse D (oben) sowie die korrespondierenden Oszillogramme der Spannungen am Schaltknoten VX sowie von Ein- und Ausgang (unten).

Überblick über die FCML-Schaltung

Der FCML-Wandler arbeitet durch Konfiguration der fliegenden Kapazitäten in verschiedenen Zuständen, um am Schaltknoten Vx unterschiedliche Spannungspegel zu erzeugen (Bild 2). Eine vierstufige FCML-Topologie kann am Schaltknoten Spannungen von 0, 1/3 Vin, 2/3 Vin und Vin erzeugen, ohne die Spannungen an den fliegenden Kapazitäten verändern zu müssen. Auf diese Weise kann die FCML-Topologie einen kontinuierlichen, großen Ausgangsspannungsbereich bereitstellen, der nicht durch das nominale Umwandlungsverhältnis wie in anderen SCC-Topologien eingeschränkt ist.

Die Leistungsschalter arbeiten in komplementären Paaren (S1/S6, S2/S5, S3/S4), wobei jedes Paar über jeweils ein PWM-Signal gesteuert wird, das um 120° gegenüber dem des benachbarten Schalterpaar phasenverschoben ist. Bei jedem Schalten der PWM ändert sich die Spannung Vx, und die effektive Schaltfrequenz ist dreimal höher ist als die native PWM-Frequenz. Dies reduziert die Schaltverluste im Vergleich zu anderen Topologien deutlich, da jedes Bauelement nur jede dritte Schaltperiode ein- und ausgeschaltet wird. Gemessene Wellenformen (Bild 2, unten) veranschaulichen den Betrieb in zwei verschiedenen Bereichen eines Arbeitszyklus, wobei sich Vx entweder zwischen 0 und 1/3 Vin (Tastverhältnis D < 1/3) oder zwischen 1/3 Vin und 2/3 Vin (1/3 < D < 2/3) ändert.

Intel, Flying-Capacitor Multi-Level Converter
© Intel

Bild 3: Übersicht über die dreiphasige integrierte PWM-Erzeugung (links unten) mit gemessenen Wellenformen der PWMs und der Spannung am Schaltknoten (links oben). Die Ausgangsspannung bleibt über das Tastverhältnis D auch über einen weiten Ausgangsspannungsbereich sehr linear (rechts oben).

Damit die Auflösung der drei phasenverschobenen PWM-Signale ausreichend hoch ist, kommt eine hybride Pulsbreitenmodulation zum Einsatz. Sie besteht aus einem Zähler und einem Verzögerungsglied (Bild 3, links unten). Ein auf dem Chip integrierter Linearregler (LDO) versorgt das 8-Bit-Verzögerungsglied (8b Tunable Delay Line). Der LDO wird über einen D-A-Wandler (10b DAC) mit 10 Bit Auflösung gesteuert, sodass sich die Versorgungsspannung am Verzögerungsglied ändert, was wiederum dessen Verzögerung moduliert. Eine digitale Delay-Line-Calibration (DLL) regelt den LDO so, dass die Verzögerung des Verzögerungsglieds mit dem Referenztakt (CLK), aus dem sich die PWM-Frequenz ableitet, zusammenpasst. Dabei unterteilt sich jeder PWM-Zyklus in sechs Abschnitte bzw. Takte, sodass die drei PWM-Kanäle also um jeweils zwei dieser Abschnitte phasenverschoben sind.

Da sich die drei PWM-Kanäle ein einziges Verzögerungsglied teilen, ist das Timing des zugehörigen Multiplexers sorgfältig abzustimmen (Bild 3, rechts unten). Denn auch im eingeschwungenen Zustand kann die Einschaltdauer der drei PWM-Signale wandern, um die Ladung in den fliegenden Kapazitäten auszubalancieren. Die PWM lässt sich testen, indem man das Tastverhältnis digital durchläuft und dafür jeweils die Ausgangsspannung misst. Die Messungen zeigen, dass die Linearität auch an den Stellen, an denen der Wandler vom Eindrittel-zum Zweidrittel-Betriebsmodus wechselt, ausreichend hoch ist (Bild 3, rechts oben).

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1. Flying-Capacitor-Wandler sind effizienter
2. Pre-Charging und Symmetrierung

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