Taktverteilung
Additiven Jitter verstehen, messen und minimieren
Fortsetzung des Artikels von Teil 2
Fazit und Empfehlung
Anstiegsgeschwindigkeit am Eingang, der Ausgangsfrequenz und der Versorgungsspannung beeinflusst werden. Damit lassen sich die Gesamt-Jitter-Anforderungen abschätzen, die Bauteilauswahl vereinfacht sich und das Bewusstsein für die Abhängigkeit von den Betriebsbedingungen steigt.
Der hier untersuchte Taktpuffer ist weniger empfindlich gegenüber Abweichungen bei der Anstiegsrate als andere Optionen. Optimale Ergebnisse werden mit Anstiegsraten von mehr als 0,6 V/ns erzielt. Dies ist keine zwingende Voraussetzung für die meisten differenziellen Taktquellen. Betrachtet man z.B. ein differenzielles LVDS-Signal, das mindestens eine 250-mV-Amplitude und maximal 400 ps Anstiegs- und Abfallzeit bei 20 % und 80 % der Amplitude aufweist, ergibt sich als differenzielle Anstiegsrate (2 ∙ 250 mV ∙ 0,6) / (400 ps) oder 0,75 V/ns.
Um das additive Phasenrauschen eines Taktpuffers zu verringern, sollte die optimale Anstiegsrate von 0,6 V/ns oder in diesem Fall auch höher verwendet werden. Es ergibt sich keine wesentliche Verbesserung, wenn teure und leistungshungrige schnelle Logik verwendet wird. Die meisten differenziellen Takt-ICs, selbst mit niedriger Ausgangsfrequenz, bieten eine ausreichende Anstiegsrate. Niederfrequente Sinus-Signale und CMOS-Takte können die Anstiegsrate aber begrenzen, was das Phasenrauschen und den Jitter verschlimmert, wenn die Signalflanken nicht geschärft werden. Ein Entwickler verbringt sonst unnötig Zeit damit, nach verdächtigem Stromversorgungsrauschen, Layout-Problemen und anderen möglichen Fehlerquellen zu suchen.
Um die Anstiegsrate zu erhöhen, sollte der Taktpuffer so nahe wie möglich an der Quelle angebracht und ein differenzieller Eingang verwendet werden. Damit verdoppelt sich die Anstiegsrate und das Gleichtaktrauschen wird unterdrückt, was ein ungedämpftes Signal am Eingang garantiert. Der Eingang sollte dabei übrigens nicht gedämpft werden, solange die Maximalwerte nicht überschritten sind. Die Impedanzanpassung muss optimiert werden, da Reflexionen die Anstiegsrate ebenfalls verlangsamen. Der Aufwand für eine optimierte Anstiegsrate lohnt sich, wenn ein Taktverteiler in einen Taktbaum integriert wird.
Entwickler müssen bei der Abschätzung der Leistungsfähigkeit eines Taktverteiler-IC durch das Datenblatt ebenso sorgfältig vorgehen wie beim Eindesignen eines Puffers in den Schaltkreis. Abweichungen bei der Anstiegsgeschwindigkeit, Ausgangsfrequenz, Logik, Bandbreite, über die integriert wird, Versorgungsspannung und bei den Testmethoden können zu erheblichen Abweichungen beim Verhalten führen.
Der Autor
Fran Boudreau ist „Senior Applications Engineer, Timing Products“ bei Silicon Labs. Dort ist er für eine Produktfamilie von PLL-basierten ICs sowie von Taktpuffern verantwortlich. Fran Boudreau hat 16 Jahre Erfahrung beim Messen von Phasenrauschen bei PLLs und anderen frequenzbasierten Produkten, die in Timer-Anwendungen benötigt werden. Vor seiner Zeit bei Silicon Labs arbeitete er bei Hittite Microwave, Vectron International und Analog Devices. Boudreau hat einen naturwissenschaftlichen Bachelor-Abschluss der Universität von Massachusetts/Lowell.
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