So können Dies vertikal gestapelt werden
Wafer-Bonding und Layer-Transfer-Scaling in 3D
Mit der »LayerRelease«-Technik hat EV Group einen neuen Prozess für den Aufbau von 3D-Devices entwickelt – anorganische IR-Release-Schichten ersetzen Glassubstrate für das Debonding.
Die »LayerRelease«-Technik macht die bisher verwendeten Glassubstrate für das Debonding mit all ihren Nachteilen überflüssig und ermöglicht mit ihren anorganischen IR-Release-Schichten eine nanometergenaue Trennung der Schichten und bei Front-End-kompatiblen hohen Verarbeitungstemperaturen. Dadurch öffnet sich der Weg, um Dies und Wafer mit einer Dicke von sogar unter 1 µm zu verarbeiten, was zu einer verbesserten Leistungsaufnahme, Performance, Chipgröße und zu geringeren Produktionskosten (Power, Performance, Area and Cost, kurz: PPAC) führt.
Die LayerRelease-Technologie demonstriert EVG bereits in ihrem Heterogeneous Integration Competence Center (HICC), dem Innovations-Inkubator des Unternehmens für heterogene Integration von Bauelementen am Hauptsitz in Österreich. Auf der Electronic Components and Technology Conference von IEEE, die vom 28. bis 31. Mai 2024 in Denver, Colorado stattfand, wurde mit dem »EVG880 LayerRelease«-System eine neue HVM-Anlagenplattform auf Basis der Layer-Transfer-Technologie vorgestellt, durch die sich der Durchsatz gegenüber der 2023 vorgestellten ersten Produktgeneration verdoppelt.
Über die heutigen Anwendungen hinaus könnten Wafer-Bonding und LayerRelease eine Schlüsselrolle bei zukünftigen Bauteilentwicklungen spielen, indem sie die Skalierung der Lithografie für sequenzielle 3D- und sogar neue Transistordesigns wie komplementäre FETs (CFET) unterstützen. Weitere Forschungen hierzu werden derzeit durchgeführt.
In der Halbleiterfertigung gewinnt die 3D-Integration – die Herstellung, vertikale Stapelung und Verpackung mehrerer unterschiedlicher Dies bzw. Chips in einem einzigen Package –zunehmend an Bedeutung, wenn es um Optimierung der PPAC in der Halbleiterentwicklung und -fertigung und die Weiterführung der entsprechenden Technologie-Roadmaps geht. Wafer-Bonding ist dabei ein entscheidender Wegbereiter für die 3D-Integration, und man könnte sogar behaupten, dass Wafer-Bonding die neue Lithografie-Skalierung ist: Denn ohne temporäres und permanentes Wafer-Bonding lassen sich Komponenten und Dies nicht vertikal stapeln.
Dazu ein kurzer Blick auf derzeit gängige Verfahren für die 3D-Integration. Sie wurde bisher in erster Linie unter dem Gesichtspunkt des Packaging vorangetrieben. Mit anderen Worten: Verschiedene Dies auf Interposern oder Fan-out-Wafern wurden miteinander verbunden, was zu erheblichen Leistungssteigerungen führte. Die Dies wurden jedoch als klassisches 2D-System on a Chip entwickelt und hergestellt. Trotz enormer Anstrengungen und Erfolge auf dem Gebiet der Lithografie und der Verkleinerung der Transistorknoten hat sich die Leistungssteigerung zunehmend verlangsamt, was ein Umdenken bei der Herstellung und dem Design zukünftiger Prozessoren und Speicher erfordert. Vor allem an der 3D-Integration, dem Wafer-Bonding und dem Layer-Transfer führt dabei kein Weg vorbei.
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Jenseits von Glasträgern
Trägertechnologien, die in Verbindung mit organischen Klebstoffen und Wafer-Bonding-Prozessen Glassubstrate verwenden, haben sich als Methode für den Aufbau von Bauelementeschichten in dreidimensional aufgebauten IC-Stapeln bzw. 3D-ICs etabliert. Dabei wird der Device-Wafer vorübergehend mit einem organischen Klebstoff auf einen Trägerwafer aus Glas geklebt, bevor er von der Rückseite her ausgedünnt wird. Anschließend wird ein UV-Laser eingesetzt, um den Klebstoff wieder aufzulösen und die Bauelementeschicht abzutrennen, um sie danach permanent auf den endgültigen Produktwafer zu bonden.
Glassubstrate lassen sich jedoch nur schwer auf Anlagen für die Halbleiterfertigung verarbeiten, die in erster Linie für Silizium ausgelegt sind und kostspielige Aufrüstungen erfordern, um die Verarbeitung von Glaswafern zu ermöglichen. Für einfache Prozessschritte wie die Erkennung der Waferkanten und das Pre-Alignment können die vorhandenen Anlagen aufgerüstet werden, um sie kompatibel zu machen. Grundlegendere Probleme bei Glasträgern sind ihre elektrischen und thermischen Isolationseigenschaften, die neue Rezepturen für die Abscheidung oder die Depositon zusätzlicher Schichten auf der Waferrückseite erfordern, um elektrostatisches Chucking in Abscheidungs- und Ätzanlagen zu ermöglichen. Darüber hinaus sind organische Klebstoffe im Allgemeinen auf Verarbeitungstemperaturen von unter 300 °C beschränkt, was ihren Einsatz auf die Back-End-Prozesse einschränkt.
Idealerweise sollten die Fabs Siliziumträger mit anorganischen Trennschichten verwenden können, um die genannten Probleme bei hohen Prozesstemperaturen und bei der Kompatibilität mit Glasträgern zu vermeiden. Dazu wurde kürzlich ein richtungsweisendes Layer-Transfer-Verfahren vorgestellt, das die Verwendung von Glassubstraten für Advanced-Packaging-Anwendungen überflüssig macht. Dadurch werden sowohl Temperatur- als auch Glasträger-Kompatibilitätsprobleme vermieden und die Möglichkeit geschaffen, ultradünne Schichten im einstelligen Mikrometerbereich und darunter im Front-End zu übertragen, ohne die dort etablierten Prozesse zu ändern.
Revolutionäre Infrarot-Laserablösetechnologie
Die neue, von EV Group (EVG) unter dem Namen LayerRelease vorgestellte Schichtablösetechnologie für Silizium nutzt einen Infrarot(IR)-Laser und speziell formulierte, anorganische Ablösematerialien, um das Laser-Debonding auf Silizium mit Nanometergenauigkeit zu ermöglichen. Die Rückseite des Siliziumwafers wird mit einem IR-Laser belichtet, der mit einer speziellen Wellenlänge arbeitet, für die Silizium transparent ist. Eine anorganische Trennschicht, die durch Standardab-scheidungsverfahren in den Siliziumstapel eingebaut wird, absorbiert das IR-Licht, was zur Ablösung des Siliziums in einer vorher festgelegten und genau definierten Schicht oder Region führt.
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Die LayerRelease-Technik auf einen Blick |
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● IR-Laser durch Silizium eliminiert Glasträger ● Abtrennung ultradünner Filme oder Schichten mit Nanometerpräzision ● kompatibel mit Fusions- und Hybridbonden ● anwendungsunabhängig – von FEOL bis BEOL ● ermöglicht Bauteilarchitekturen der nächsten Generation ● erste Front-End-kompatible Debonding-Technologie |
Durch die Verwendung anorganischer Release-Layer können präzisere und dünnere Trennschichten im Bereich von einigen Nanometern im Vergleich zu einigen Mikrometern bei organischen Klebstoffen eingesetzt werden. Das anschließende Stapeln solch dünner Schichten führt zu Interconnects mit höherer Bandbreite und eröffnet neue Möglichkeiten für die Entwicklung und Segmentierung von Chips für Hochleistungssysteme der nächsten Generation. Darüber hinaus sind die anorganischen Trennschichten mit der Verarbeitung bei hohen Temperaturen (bis zu 1000 °C) kompatibel und ermöglichen so den Schichttransfer in vielen neuen Front-End-Anwendungen wie Epitaxie, Abscheidung (Deposition) und Ausglühen (Annealing), mit denen organische Klebstoffe inkompatibel sind.
Die Nanometer-Präzision des LayerRelease-Verfahrens unterstützt die fortschrittlichsten Roadmaps der Halbleiterindustrie, die dünnere Bauelementeschichten und Packages, eine verstärkte 3D-Integration und geringere Bearbeitungskosten durch Dünnschichttransfer sowie den Verzicht auf Glassubstrate fordern. Gleichzeitig ermöglicht die Kompatibilität von LayerRelease mit Hochtemperaturprozessen das Hybrid- und Fusionsbonden selbst ultradünner Schichten auf Siliziumträgern, was wiederum völlig neuartige Prozessabläufe für 3D-IC- und sequenzielle 3D-Integrationsanwendungen ermöglicht.
Für Interposer stehen zahlreiche Weiterentwicklungen im Bereich der Integrations- und Strukturierungsdichte auf der Roadmap der Industrie für anspruchsvolle Anwendungen mit einer Auflösung von unter 500 nm (line/space). Darüber hinaus erfordern integrierte passive Bauelemente hohe Prozesstemperaturen von über 300 °C für die dielektrische Abscheidung und das Ätzen. Dies ist im Allgemeinen für klebstoffbasierte Trägersysteme ungeeignet, weil die Verarbeitungstemperaturen der meisten thermoplastischen und duroplastischen Materialien auf 270 °C begrenzt sind.
Darüber hinaus erfüllen die beim Fan-out-Wafer-Level-Packaging (FO-WLP) standardmäßig verwendeten Glasträger zwar viele Anforderungen der heutigen Packages sowie Interconnect-Dichten bis hinunter zu etwa 2 µm Linienbreite. Um FO-WLP hin zu Linienbreiten von deutlich unter 1 µm weiterzuentwickeln, sind jedoch neue Konzepte erforderlich. Dies lässt sich mit Siliziumträgern und IR-Debonding sehr einfach realisieren und ermöglicht die nahtlose Integration von Kupfer- und Dual-Damascene-Prozessen.
Die-to-Wafer-Hybrid-Bonding wird ermöglicht
Durch rekonstruierte Wafer lassen sich die Einschränkungen des Wafer-to-Wafer(W2W)-Bondens umgehen, indem getestete »Good Dies« auf einem Trägersubstrat platziert werden und die Lücke zwischen den Dies danach mit einem dielektrischen Oxid gefüllt wird. Auf diese Weise entsteht eine durchgehende Oxidoberfläche auf dem Wafer als Basis für weitere Prozessschritte. Bild 2 beschreibt den Prozessablauf im Detail:
Eine Hauptmotivation für diesen Prozessablauf ist die Eliminierung traditioneller Packaging-Materialien und deren Ersatz durch Materialîen, die »fab-clean« sind und darüber hinaus weitere Standards für die Halbleiterfertigung erfüllen. Dadurch verlagert sich der standardisierte Packaging-Prozess vom Back-End-of-Line-Bereich zum Front-End der Fab, wo die Interconnects entstehen. Infolgedessen können bei der Chipherstellung mehr und dünnere Interconnect-Schichten als je zuvor erzeugt werden.
Die LayerRelease-Technologie eignet sich aus den folgenden Gründen hervorragend dazu, die Verwendung von Silizium als Ausgangsträger zu ermöglichen:
● Die Technologie bietet eine Oberfläche, um Chips durch Fusion-Bonding mit deren Ober- oder Unterseite mechanisch zu befestigen.
● Sie ist hochtemperaturfähig für alle Standard-Fertigungsprozesse mit Prozesstemperaturen von 450 °C und darüber.
● In Kombination mit dem Wafer-to-Wafer(W2W)-Hybrid-Bonden ermöglicht die Technologie den Schichttransfer und das gleichmäßige Stapeln mehrerer dünner Wafer für Interconnects mit hoher Bandbreite.
● LayerRelease ermöglicht die Delaminierung von ultradünnen Schichten im sub-µm-Bereich.
Transfer und Stapelung ultradünner Schichten durch »temporäres« Fusion-Bonding
Eine weitere wichtige Anwendung von LayerRelease ist die Kombination der IR-Laser-Release-Technologie mit dem Fusion-Bonding, wobei definierte Bereiche nach dem Fusion-Bonden und der anschließenden Waferbearbeitung selektiv abgelöst werden können. Die LaserRelease-Technologie basiert auf Front-End-kompatiblen und etablierten Materialien und Abscheidungsprozessen. Das bedeutet, dass es keine Einschränkungen bei der Prozesstemperatur gibt, dass die Ablösung des Produktwafers ohne eine Anpassung der Prozesse erfolgen kann und dass die Integrationsabläufe nicht aufgrund neuer Materialien angepasst und neu qualifiziert werden müssen.
Ein weiterer entscheidender Vorteil der anorganischen Trennschichten ist ihre hohe Schichtgleichmäßigkeit in Kombination mit dem Fusion-Bonding. Da die Materialien über den gesamten Wafer sehr gleichmäßig sind und ihre Eigenschaften während der Bearbeitung nicht verändern, ermöglicht das LayerRelease-Trägersystem eine deutliche Verringerung der Bauteildicke bis in den Submikronbereich, ohne dass es zu Beschädigungen durch den Trägerprozess kommt.Insbesondere bei hybrid gebondeten Speicher-ICs wie SRAM oder DRAM spielen Trägersysteme eine entscheidende Rolle beim Stapeln von Wafern. Um die gleichen Wafer-Layouts zu stapeln, ohne eines der Bauelemente zu spiegeln, ist ein Face-to-Back-Stacking erforderlich, bei dem ein Bauelement-Wafer auf einen für das Hybrid-Bonding verwendeten Träger montiert, ausgedünnt und rückseitig bearbeitet wird (Bild 3).
Durch den Wegfall von Temperaturbeschränkungen und die Möglichkeit, ultradünne Siliziumschichten zu bearbeiten, können Silizium-Durchkontaktierungen (Through-Silicon-Vias) mit einer Tiefe von 50 µm zu Through-Silicon-Kontakten von nur wenigen Mikrometern werden, was zu einer verbesserten thermischen und elektrischen Leistung sowie zu sinkenden Kosten führt. Folglich spielen LayerRelease-Träger eine zentrale Rolle dabei, um den Einsatz des Hybridbondens mit ultradünnen Bauelementewafern zu ermöglichen.
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