IEDM 2019 Die Zukunft nichtflüchtiger Speicher

Schauplatz des 65. International Electron Devices Meeting war das Hilton San Francisco Union Square (Turm im Hintergrund).
Schauplatz des 65. International Electron Devices Meeting war das Hilton San Francisco Union Square (Turm im Hintergrund).

Lange Zeit waren die Welten von Speicher-Chips und Prozessoren weitgehend getrennt. Mit zunehmender Popularität von KI-Anwendungen stellt sich der Datentransport dazwischen als Flaschenhals heraus. Ein Lösungsansatz ist das »Computing in Memory«.

Auf dem 65. International Electron Devices Meeting (IEDM) in San Francisco beschäftigte sich der asiatische Part der Keynote-Session mit dem Thema Halbleiterspeicher. Kazunari Ishimaru, Senior Fellow bei Kioxia (vormals die Speichersparte von Toshiba) spannte den Bogen von explodierenden Datenmengen, über die Herausforderungen bei der Steigerung von Speicherdichte und –geschwindigkeit, bis hinzu neu aufkommenden Speichertechniken und den Einfluss von Speichern auf neue Systemarchitekturen.

Wo stehen nichtflüchtige Speicher heute?

Seit dem die ersten NAND Flash-Speicher auf der IEDM präsentiert wurden, sind mehr als dreißig Jahre vergangen. NAND-Flash-Speicher setzten sich dank der Reduzierung der Kosten pro Bit schnell auf dem Markt durch und das wird in den kommenden Jahrzehnten so weitergehen. Viele Neuerungen, wie Doppel-/Quad-Strukturierung, Multi-Bit-Speicherung, Korrektur fehlerhafter Zellen usw. zielten auf Kostenreduzierung und Leistungssteigerung. Jetzt verändern 5G und KI unsere Gesellschaft und es werden zunehmend »speicherzentrische« Computersysteme erforderlich. Nichtflüchtiger Speicher ist ein Schlüsselelement, um diesen Paradigmenwechsel zu ermöglichen.
Im Jahr 1987 wurde von Dr. Fujio Masuoka das Konzept des NAND-Flash-Speichers auf der vorgestellt. Das Ziel war die Realisierung eines nichtflüchtigen Speichers mit extrem hoher Dichte, um die Skalierungsgrenze herkömmlicher EPROMs zu überwinden. Der NAND-Flash-Speicher sollte in Zukunft auch Festplattenlaufwerke (HDD) und Magnetbänder ersetzen. Jetzt explodiert die Menge an Informationen geradezu, und die jährlich erzeugten Daten werden im Jahr 2025 175 Zettabyte (ZB) erreichen (Bild 1 siehe Bildergalerie). Die Menschen werden mehr als vier mobile Geräte mit sich führen und 75 % der weltweiten Bevölkerung werden an das Internet angeschlossen sein. Neue Inhalte wie 4K-Video, AR/VR (Augmented/Virtual Reality) erfordern mehr Speicherplatz denn je. Der Trend bei typischen Smartphone-Speichern zeigt, dass sie bis 2030 mit mehr als 10 Terabyte (TB) ausgestattet sein werden. Der 5G-Mobilfunk und das Internet der Dinge (IoT) werden diesen Trend verstärken, und die meisten Daten werden von Maschinen statt von Menschen erzeugt werden.

Speicher sind die Schlüsselkomponenten zur Verarbeitung dieser großen Daten und der Bedarf an Speicher mit hoher Dichte steigt nicht nur für Cloud-Server, sondern auch im Fog- und Edge-Computing. Das per NAND-Flash-Speicher realisierte Solid-State-Laufwerk (SSD) stellt klassische Festplatten (HDDs) in den Schatten, was Geschwindigkeit, Größe und Leistungsaufnahme betrifft. Die kontinuierliche Reduzierung der Bitkosten hat zu einer weiten Verbreitung von NAND-Flash-Speichern in den vergangenen Jahren geführt, vor allem im Consumer-Markt. Weitere Verbesserungen bezüglich Sicherheit und Zuverlässigkeit ermöglichten eine steigende Durchdringung in Unternehmensanwendungen.
Der immer populärer werdende Einsatz Künstlicher Intelligenz (KI) hilft bei der Verwaltung großer Datenmengen, und für zukünftige Computersysteme wird nun eine neue Architektur benötigt. Die Energieeffizienz ist ein wichtiger Faktor, und der Speicher wird eine wichtige Rolle spielen.

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Speichertrends 2020

Auf dem 65. International Electron Devices Meeting (IEDM) in San Francisco beschäftigte sich die Keynote von Kazunari Ishimaru, Senior Fellow bei Kioxia, mit explodierenden Datenmengen, den Herausforderungen bei der Steigerung von Speicherdichte und –g

Herausforderung Speicherdichte

Seit der Marktreife des 4-Mbit-NAND-Flash-Speichers im Jahr 1991 wurde die Dichte alle 18 Monate verdoppelt. Im 21. Jahrhundert erreichte die Dichte die Gigabit-Schwelle, und 1-Gbit-NAND-Flash-Speicher wurden auf den Markt gebracht. Bei diesem 1-Gbit-NAND-Flash-Speicher wurden erstmals 2 bit/Zelle in einer Multilevel Cell (MLC) gespeichert.
Der Vorteil der MLC-Technologie ist die doppelte Speicherdichte ohne jegliche Hardware-Skalierung. Drei Bits pro Zelle (Triple-Level-Zelle: TLC) wurden 2007 eingeführt und in Kombination mit der Skalierung der lateralen Abmessungen blieb der NAND-Flash-Speicher kontinuierlich auf der Trendkurve der Kosten/Bit nach unten. Der Nachteil der MLC/TLC-Technologie war dabei eine Verschlechterung der Leistung in Bezug auf Geschwindigkeit und Zuverlässigkeit. Die Erhöhung der Bitzahl reduzierte die Anzahl der Ladungen in jeder Ebene und erforderte eine enge Kontrolle der Schwellspannungsverteilung (Bild 2 in Bildergalerie). Die Skalierung der lateralen Transistorstrukturen erhöhte die Interferenz durch benachbarte Zellen. Dank des Speicher-Controllers, der die Programmiersequenz zusammen mit Fortschritten bei anderen Techniken wie ECC (Fehlerkorrektur), Verschleiß-Ausgleich (wear leveling), Speichermüllsammlung (Garbage Collection), Steuerung defekter Blöcke (Bad Block Control) usw. optimiert überwand das MLC/TLC-Prinzip diese Leistungsprobleme. Die hohe Zuverlässigkeit öffnete die Tür zu industriellen Anwendungen wie Datenzentren, Automobilen, Überwachungssystemen, intelligenten Fabriken und medizinischen Anwendungen sowie zu Consumer-Produkten.
Die laterale Skalierung von 2D-NAND-Flash-Speichern erreichte ihre Grenze bei 15 nm Half-Pitch-Abstand aufgrund des Einzelelektronenrauschens der reduzierten Anzahl von Elektronen in einem miniaturisierten Floating-Gate. Weitere Multi-Bit-Techniken wie 4 bit/Zelle (QLC) waren aus gleichem Grund ebenfalls schwierig. Um die Skalierung der Bitkosten fortzusetzen, musste der NAND-Flash-Speicher seine Speicher-Array-Struktur von 2D auf 3D ausdehnen (Bild 3 in Bildergalerie). Die herkömmliche Art und Weise, eine 3D-Struktur zu realisieren, ist das einfache Stapeln von 2D-NAND-Flash-Speicherzellen, wobei das Stapeln von mehr als vier Array-Lagen die Bitkostenskalierung aufgrund der zunehmenden kritischen Abbildungsprozesse sättigt. Das »BiCS FLASH« ist ein Konzept, das eine höhere Dichte bei gleichzeitiger Lockerung der Mindest-Design-Regeln ermöglicht.
Der Abstand der Speicherzellen-Transistoren wurde durch die Dicke der abgeschiedenen Schicht definiert. Obwohl das Kanalmaterial der Zelltransistoren aus Poly-Si besteht, trägt die Zellstruktur vom »Makkaroni«-Typ zu einer guten Kanalsteuerbarkeit bei. Ein weiterer Vorteil der Makkaroni-Zelle ist ein größeres Ladungsknotenvolumen in jeder Zelle im Vergleich zur herkömmlichen Planarzelle. Dies ermöglicht QLC und Zellen mit noch mehr Bits aufgrund der ausreichenden Anzahl von Ladungen. Die Speicherdichte kann auch durch eine einfache Erhöhung der Stapelung der Wortleitungsschichten erhöht werden.
Eine der größten Sorgen bei der Erhöhung der Wortleitungsschichten ist die Degradation des Zellstroms aufgrund seiner geringen Mobilitätswerte im Poly-Si-Kanal durch Trägerstreuung an Korngrenzen. Der metallunterstützte Festphasen-Einkristallisationsprozess hat das Potenzial, dieses Problem zu überwinden und wurde auf den 3D-Flash-Speicherkanal angewendet. Dieser Prozess brachte einen größeren Zellstrom und eine engere Schwellspannungsverteilung Vth, die eine 5-bit/Zelle-Fähigkeit (PLC) ermöglichte. Ein neues Gasverfahren trägt auch zur Verbesserung der Speicherdauer bei, obwohl dieses noch teuer ist.
Die Herausforderung für den 3D-Flash-Speicherprozess besteht darin, wie weit er Speicherschichten stapeln kann, ohne die Bitkosten zu erhöhen. Da die Ätzgeschwindigkeit langsamer wird, wenn das Seitenverhältnis größer wird, wird der Trockenätzprozess der Engpass bei der zukünftigen Skalierung der Bitkosten sein. Eine der Lösungen ist eine mehrschichtige Struktur (Bild 4 in Bildergalerie). Die Reduzierung des Seitenverhältnisses der Speicherlöcher durch die Aufteilung des Array-Stapels in zwei oder mehr ist im Hinblick auf die Gesamtprozesszeit und -kosten machbar. Ein anderer Ansatz ist die Teilung einer Speicherzelle in zwei durch Hinzufügen eines weiteren Ätzprozesses (Bild 5 in Bildergalerie). Dadurch wird die Dichte einfach verdoppelt und die Anzahl der Stapellagen kann reduziert werden. Es gibt viele Herausforderungen bei der Realisierung dieser Struktur, jedoch erscheint dies als machbare Lösung im Vergleich zur Art und Weise, wie man einfach die Speicherschichten um mehr als einige hundert erhöht.

Anforderungen an die Leistungsfähigkeit

Um große Datenmengen zu verarbeiten, benötigt ein Computersystem mehr Speicherplatz. Aufgrund der Beschränkung der Systemkosten und der Leistungsaufnahme ist die Kapazität von DRAMs jedoch begrenzt. Da die Datenübertragungsgeschwindigkeit zwischen DRAM und Speicher (SSD/HDD) ein wesentlicher Systemengpass ist, ist die Erhöhung der Datenübertragungsfrequenz und eine Minimierung der Speicherzugriffslatenz erwünscht.
Storage Class Memory (SCM) oder persistente Speicher gelten als Lösungsansatz, um die Latenzlücke zwischen Arbeitsspeicher und Massenspeicher zu füllen. Die Einführung neuer Speicherbausteine wie Phasenwechsel-RAM (PCRAM), magnetischer RAM (MRAM), resistiver RAM (ReRAM) zu diesem Zweck wurde in den vergangenen Jahren heiß diskutiert, wobei jedoch Bedenken hinsichtlich der Herstellbarkeit und der Herstellungskosten bestehen. Daher sollte man zunächst untersuchen wie weit der NAND-Flash-Speicher und SSD ihre Leistungsfähigkeit ausdehnen können, bevor man neue Speicher einführt.
Der »XL-Flash« ist ein SCM, der auf der BiCS-Flash-Technologie mit Single Level Cell (SLC) basiert. XL-XL-Flash bietet im Vergleich zum BiCS-Flash eine geringere Latenzzeit und eine höhere Speicherdauer und ist im Vergleich zum DRAM kostengünstiger. Eine Mehrebenen-Architektur trägt auch zur Verbesserung der Schreibgeschwindigkeit bei. Zwischen DRAM und BiCS-Flash angesiedelt, bringt XL-Flash eine höhere Geschwindigkeit, geringere Latenz und höhere Speicherkapazitäten – und das zu geringeren Kosten als herkömmliche DRAMs. XL-Flash kann teilweise an den DRAM-Speicherbus angeschlossene Speichermodule ersetzen, wie dem Industriestandard entsprechende, nichtflüchtige Dual-In-Line-Speichermodule (NVDIMMs).
Eine weitere Lösung zur Verbesserung der 3D-Flash-Speichergeschwindigkeit ist das Chip-Stacking mit der TSV-Technik (Through Silicon Via) (Bild 6). Die TSV-Technik wurde bereits in DRAMs eingeführt, das als Speichermodul mit hoher Bandbreite (HBM) bekannt ist. Beim herkömmlichen NAND-Flash-Speicherbaustein stapelte man mehrere Chips, die per Drahtbonden verbunden wurden. Bei BiCS Flash mit TSV werden mehrere BiCS-Flash-Speicherchips gestapelt und jeder Chip durch TSV verbunden. Dadurch wird die E/A-Kapazität erheblich reduziert und eine Datenrate von mehr als 1 Gbit/s ermöglicht.

Neben der Verbesserung der Speicherleistung ist auch die SSD-Leistungssteigerung wichtig. In naher Zukunft werden einige Anwendungen SSDs mit einer Kapazität von mehr als 1 Petabyte (PB; 1015 byte) und einer Datenbandbreite von mehr als 100 Gbyte/s benötigen. Die Leistungsaufnahme in Rechenzentren steigt ebenfalls ständig, und wenn keine Gegenmaßnahmen ergriffen werden, könnten gesellschaftliche Probleme auftauchen. Daher ist die Leistungsreduzierung von SSDs, die in Rechenzentren verwendet werden, ebenfalls eine sehr wichtige Aufgabe, die es zu erfüllen gilt.
Die Einführung eines Brücken-Chips hilft bei der Realisierung einer hohen Dichte, die den SSD-Controller mit einer Reihe von NAND-Flash-Speichern über nur zwei Datenleitungen in einer Daisy-Chain-Topologie verbindet, eine für den Downlink und die andere für den Uplink. Darüber hinaus ermöglicht eine neuartige Signalisierungstechnologie eine Verringerung der Bandbreite bei jeder Stufe der verketteten Brücken-Chips zur Leistungsreduzierung (Bild 7).