Sichere Motion-Control-Anwendungen
Mit zwei SoC-Bausteinen mehr Safety erreichen
Fortsetzung des Artikels von Teil 2
Zwei-Chip-Lösung für hohen SIL mit einer HFT = 1
Wegen des Aufkommens von Time-Sensitive Networking (TSN) hat TI eine leistungsfähigere, skalierbarere Verarbeitungslösung, die PRU_ICSSG, entwickelt, indem die bestehende ICSS-Architektur um zusätzliche PRUs und Beschleuniger erweitert wurde. Das Design des PRU_ICSSG erzwingt keine Software-Überarbeitung von Industrial-Ethernet-Protokollen, die bereits in aktuellen PRU-ICSS-Geräten implementiert sind. Die nächste Generation von PRU_ICSSG, die in AM6x-Prozessoren integriert ist, erreicht einen Durchsatz von 1 Gbit/s und liefert die gleichen Zykluszeiten für Industrial-Ethernet-Protokolle in Echtzeit. Mit deterministischer PRU-Verarbeitungsfähigkeit, Hardware-Beschleunigern für gängige Ethernet-Verarbeitungsaufgaben und vergrößertem Speicher mit hoher Bandbreite ist das PRU_ICSSG flexibel und offen für neue Standards.
Jedes PRU_ICSSG bietet zwei RGMII-basierte Ethernet-Ports (Reduced Gigabit-Media-Independent Interface), um industrielle Switch-Implementierungen mit Gigabit-Geschwindigkeiten zu unterstützen. Integriert ist auch ein zusätzlicher Ethernet-Media-Access-Controller, der RGMII unterstützt. Insgesamt ermöglicht ein einzelner AM6x sieben simultane Ethernet-Ports. Der AM6x ist als pinkompatibler Vier- und Zweikern-ARM-Cortex-A53 erhältlich.
TI hat einiges in das AM6x-Prozessordesign investiert, um die Zuverlässigkeit zu erhöhen und mehr funktionale Sicherheit zu erreichen. Der AM6xx ist für Temperaturen bis 105 °C in voller Funktionalität freigegeben. Für mehr als 105 °C lässt sich der SoC mit reduzierter Langlebigkeitsschätzung (Power of Hours) weiterhin verwenden.
Um die Implementierung funktional sicherer Systeme zu ermöglichen, hat der AM6x-Prozessor die Dual-Core-R5F-basierte sichere Mikrocontrollertechnik der Produktfamilie „TI Hercules“ als Mikrocontroller-Subsystem (MCUSS) integriert. Das MCUSS schafft eine „sichere Insel“ innerhalb des SoC, als ob der Mikrocontroller außerhalb des SoC wäre. Es ist stark geschützt durch Hardware-Diagnosemaßnahmen, die sich auf Strom, Taktgeber, CPUs, Speicher und Interconnect konzentrieren. Sobald die sichere MCUSS-Insel korrekt in Betrieb ist, kann die Logik in diesem Bereich des SoC eine Diagnoseabdeckung in anderen Bereichen ermöglichen. Der MCUSS bleibt auch bei einem Absturz der Haupt-SoC-Domain am Leben (und lässt sich neu starten). Diese Aufteilung und Trennung bildet die Grundlage für effektive Safety-Kennzahlen und eröffnet zugleich Chancen, die Gesamtstückliste zu minimieren.
Die Aufteilung der Safety-Funktionen und die Trennung von sicherer und nicht sicherer Software bleibt flexibel und anwendungsabhängig. In einigen Fällen ist die Nutzung eines sicheren Betriebssystems sinnvoll. Die Trennung von Leistung und Takt zwischen dem MCUSS und der Haupt-SoC-Domain ist für die Störungsfreiheit unerlässlich. Jede Domain hat ihre eigenen separaten Takt- und Spannungsquellen, separate PLLs und unabhängige Watchdogs.
Zwei-Chip-Lösung für hohen SIL mit einer HFT = 1
Der größte Vorteil der Zwei-Chip-Lösung aus C2000-Mikrocontroller und Sitara-SoC besteht darin, dass sie systematische Aspekte der geforderten SILs und der Safety des Gesamtsystems erfüllen kann. Sowohl C2000-Mikrocontroller als auch Sitara-SoCs entsprechen SIL 2 auf Komponentenebene. Die Nutzung der MCUSS des Sitara-Bausteins als externer Safety-Mikrocontroller für den C2000-Baustein ermöglicht die Zertifizierung von Systemen für SIL 3 und Kategorie 4 PLe. Die Sitara-ARM-Kern-Domain lässt sich dann für andere Anwendungen und den Betrieb der Kommunikations-Stacks verwenden.
TI bietet auch qualitativ hochwertige ICs und Gate-Treiber für das Power-Management an, die zu einer hohen Sicherheit auf Systemebene beitragen können.
Karim Jamal ist Member Group Technical Staff und Principal Field Application Engineer bei TI Germany.
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