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ISSCC 2023

Europa kann auch digital

25. Mai 2023, 7:30 Uhr | Iris Stroh

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Fortsetzung des Artikels von Teil 1

Bis zu 97-fache Verbesserung in Hinblick auf die Energieeffizienz

Marsellus kann mit einer Versorgungsspannung von 0,5 bis 0,8 V arbeiten. Diverse Tests haben ergeben, dass dank der Architektur, der DNN-Quantisierung und der VDD-Skalierung (Anpassung der Spannung) eine um bis zu 97-fache Verbesserung in Hinblick auf die Energieeffizienz erreicht werden kann, und zwar im Vergleich zu einem Cluster mit typischen 16 Prozessorkernen. Eine Spitzenenergieeffizienz von 12,4 TOPS/W bei W×I-bit-Ops (Weights, Input) wird bei 0,5 V mit einer RBE mit minimaler Genauigkeit (2×2 bit) erreicht. Die interne Auslastung, die unter Berücksichtigung von 1×1-bit-Ops berechnet wird, erreicht bei 0,5 V und einer 4×4-bit-Präzision einen Spitzenwert von 118 TOPS/W (7,8 TOPS/W).

Eine Reihe von On-Chip-Monitor-Schaltungen (OCMs) wurden in den kritischsten Timing-Endpunkten integriert, um Datenübergänge zu bewerten, die kurz davorstehen, Timing-Beschränkungen zu verletzen (Pre-Error). Wenn ein OCM einen Pre-Error feststellt, stimmt ein Hardware-Regelkreis den ABB-Generator so ab, dass er VBB und damit die Schwellenspannung der Transistoren ändert. Das Marsellus-SoC wurde mithilfe von LVT- (Low-Voltage-Threshold) und SLVT-Zellen (Super-Low-Voltage-Threshold) implementiert, sodass ein FBB (Forward-Body-Biasing) möglich ist, mit dem die Frequenz bei einem bestimmten VDD erhöht oder VDD bei konstanter Frequenz gesenkt werden kann.

ABB macht es möglich, dass die maximale Frequenz um 12 Prozent (von 420 auf 470 MHz) bei 0,8 V erhöht werden kann oder VDD von 0,8 auf 0,65 V bei einem festen Frequenzziel von 400 MHz gesenkt wird. Damit wird eine um bis zu 30 Prozent höhere Energieeffizienz erreicht. ABB verfolgt opportunistisch die kritischen Endpunkte, die durch eine bestimmte Arbeitslast belastet werden, und erhöht VBB nur dann, wenn es notwendig ist.

Deutlich besser

Marsellus schneidet im Vergleich zu State-of-the-Art-SoCs deutlich besser ab. Das SoC zeichnet sich dank XpulpNN, der Cluster-Architektur (umfangreiche Parallelität) und RBE durch eine höhere Flexibilität aus. Darüber hinaus zeichnet sich Marsellus durch eine führende Leistung und Effizienz (bis zu 90 GOPS oder 1,66 TOPS/W @ 2 bit) aus. Dank RBE schneidet das SoC im Vergleich zu modernsten digitalen Beschleunigern mindestens mit vergleichbarer Leistung ab, ohne dabei Abstriche bei der Flexibilität und Programmierbarkeit machen zu müssen.

Während AIMC-basierte (Analog In-Memory Computing) Mixed-Signal-Beschleuniger im Vergleich zu Marsellus in der Spitze eine überlegene Leistung (46×) und Effizienz (48×) bieten, reduziert sich dieser Vorteil bei der Messung in einem End-to-End-ResNet-20-Netz auf einen Faktor von lediglich 2,3 – in Bezug auf Effizienz, allerdings zulasten der Latenz, d. h. Marsellus ist am Punkt der höchsten Effizienz um 20 Prozent schneller. Dies ist einerseits auf die Unterstützung von Marsellus für Berechnungen mit gemischter Genauigkeit zurückzuführen und andererseits auf die bessere Gesamtausnutzung der digitalen Beschleunigung im Vergleich zu analogen IMC-Arrays in den für KI-IoT typischen relativ kleinen Netzwerken.

Es gab dieses Jahr sogar noch ein zweites Paper, bei dem es um ML-Prozessoren ging, und auch in diesem Fall spielt die FD-SOI-Technik eine Rolle: In der Session »Efficient Compute-In-Memory Based Processors for ML« hat STMicroelectronics einen Vortrag gehalten. Das Unternehmen hat einen 18-nm-FD-SOI-Chip (4,2 mm2) präsentiert, der mit einer Cortex-M-CPU und acht NPU-Clustern (NPU: Neural-Processing-Unit) ausgestattet ist. Jede NPU instanziiert 256 kB Push-Rule- 8T-SRAM-basierte digitale CIM-Makros (CIM: Compute-in-Memory), die als Rechenmodule oder als Standardspeicher für die Speicherung konfiguriert werden können. Auf Systemebene wurde eine Spitzenenergieeffizienz von 77 TOPS/W für eine INT4-Präzision bei 0,525 V, 600 MHz und einer Vorwärtsspannung von bis zu 1,5 V erreicht.

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ISSCC 2023

Die ISSCC hat in diesem Jahr ihren 70sten Geburtstag gefeiert. Insgesamt wurden rund 650 Vorträge eingereicht, aus denen das ITPC (International Technical Program Comittee) 198 Vorträge ausgewählt hat. 60 Prozent der Vorträge kamen aus dem akademischen Umfeld, 21 Prozent aus der Industrie und 19 Prozent waren Gemeinschaftsaktivitäten aus Industrie und akademischem Umfeld.

In diesem Jahr gab es einen Industry-Track, in der das ITPC diverse Unternehmen eingeladen hat, um ihre neuesten Produktveröffentlichungen zu präsentieren; dazu gehören Vorträge von Tesla, Syntiant, Nvidia und Intel. Dazu kam noch eine weitere Session (Out-of-the-Box-Ideas) mit eingeladenen Unternehmen, in der einige der neuen und wichtigen Entwicklungen außerhalb der Schaltkreis-Community beleuchtet werden sollten, die aus der Sicht des ITPC Auswirkungen auf die Halbleitergemeinschaft haben können, entweder dadurch, dass neue Anwendungen entstehen, oder indem Plattformen für die Verarbeitung, Kommunikation und Sensorik entstehen.

Laut Bruce Rae, Chair des ISSCC European Regional Committee, kamen 27 Vorträge aus Europa, was einem Anteil von 14 Prozent entspricht. Die meisten Vorträge (129 Paper) kommen aus Fernost, gefolgt von Nordamerika mit 42 Vorträgen. Auf die übergeordneten Themen bezogen, die in verschiedenen Sessions diskutiert werden, ergibt sich folgendes Bild: Der größte Anteil der angenommenen Vorträge kommt aus dem Bereich Power-Management (12 Prozent), gefolgt von Memory (11 Prozent). Die Themen HF, »Imagers/MEMS/Medical and Displays« sowie Technology-Directions steuern jeweils 9 Prozent bei, gefolgt von Analog, Wireless und Machine-Learning mit jeweils 8 Prozent. Aus dem Bereich »Digital Circuits« kommen 7 Prozent der Vorträge, auf »Digital Architectures« und Wireline entfallen jeweils 6 Prozent der Vorträge.