Sparsame Systeme mit FPGAs entwerfen
Fortsetzung des Artikels von Teil 2
Sparsame Systeme mit FPGAs entwerfen
Durch alle drei Komponenten lässt sich der Energieverbrauch im dynamischen Betrieb senken. So kann man zum Beispiel im Taktbereich entscheiden, welche Teile des Designs eine höhere oder niedrigere Taktfrequenz benötigen. Die Schaltgeschwindigkeit ist in der Gleichung eine Komponente für den dynamischen Energieverbrauch. Logik, die von einem schnellen Taktsignal angesteuert wird, schaltet häufiger um als Logik, die mit einem Signal niedrigerer Frequenz angesteuert wird. Entwickler wissen, welche Bereiche der Logik eine hohe Taktfrequenz benötigen und welche Bereiche mit einer niedrigeren Frequenz arbeiten können. Deshalb lassen sich die Taktsignale je nach den Funktionen, die sie steuern, partitionieren.
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Besonderheiten der Architektur
Die Energie, die ein Design im dynamischen Betrieb verbraucht, kann zu einem beachtlichen Teil auch aus dem Placement und Routing resultieren. Dies lässt sich am Beispiel von zwei miteinander verbundenen Funktionen erläutern. Sobald man die Länge der Verbindung zwischen den beiden Funktionen verkürzt, reduziert sich die kapazitive Belastung des Netzes. Dies wiederum senkt den Energieverbrauch. Moderne FPGA-Entwicklungssoftware unterstützt normalerweise Power-driven-Layout, um dies automatisch durchzuführen. Je nach Anzahl der Taktsignale und Netze im Design lässt sich der Energieverbrauch im dynamischen Betrieb um 25% oder mehr senken.
Auf der Architekturebene ist es vorteilhaft, das Taktkonzept des Designs zu untersuchen, um Wege für den Einsatz eines Clock-Gating-Verfahrens für den Taktbaum zu finden. Wenn ein Design eingeschaltet und dabei ein bestimmter Systembereich nicht getaktet wird, lässt sich der Energieverbrauch im dynamischen Betrieb reduzieren, indem man den Taktbaum nicht mit diesem Bereich des Designs verbindet. Falls zum Beispiel ein Taktsignal eine benötigte sowie eine nicht benötigte Funktion ansteuert, kann ein Logiksignal implementiert werden, mit dem sich selektiv und entsprechend des Zustands der Steuervariable steuern lässt, welche Funktionen wann getaktet werden. Durch den Einsatz von Logik für Clock-Gating kann jedoch ein zeitlicher Versatz von Signalen (Skew) entstehen.
Eine weitere Möglichkeit, Energie zu sparen, besteht im Einsatz so genannter Power-Saving-Betriebsarten, die eventuell Bestandteil einer FPGA-Architektur sind. Unterstützte Betriebsarten sind normalerweise »Active«, »Standby« oder »Sleep«. Im Active-Modus führt das FPGA seine ihm zugewiesene Funktion aus. Je nach Anwendung kann das FPGA, falls es gerade nicht benötigt wird, in einen Standby- oder Sleep-Modus geschaltet werden. Einige FPGAs lassen sich in eine Betriebsart mit sehr hohem Energiesparpotenzial umschalten: In diesem »Ultra Low-Power-Saving«-Modus wird die Taktversorgung der »Idle«-Schaltungsbereiche abgeschaltet. Dabei bleiben die Logikzustände des Bausteins erhalten.
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