ESL – Raus aus der Diskussion, rein in die Praxis
Fortsetzung des Artikels von Teil 1
ESL – Raus aus der Diskussion, rein in die Praxis
Bislang hat ST diese Methodik ausschließlich zur Entwicklung algorithmischer Funktionsblöcke genutzt. Das liegt daran, dass es erst seit kurzem möglich ist, Catapult-C auch für die Steuerlogik zu nutzen. So hat Mentor erst vor ein paar Wochen Erweiterungen vorgestellt, dank denen es jetzt möglich ist, dass Entwickler die Steuerlogik zusammen mit dem algorithmischen Verhalten in einem einzigen kohärenten Modell mittels Standard-ANSI-C++ beschreiben können. Ein neues synthetisierbares C++-Konstrukt erlaubt die Verbindung von datenflussgesteuerten algorithmischen Darstellungen mit taktsynchronisierten Steuerblöcken.
Thomas Bollaert, Product Marketing Manager C Synthesis in der Design Creation and Synthesis Division von Mentor: »Der neue Ansatz formalisiert eine Modellierungsart, die für steuerungsorientierte Aufgaben nicht nur die erforderliche Genauigkeit bietet, sondern auch die für algorithmische Subsysteme vorteilhafte Abstraktion bewahrt.« Der Syntheseprozess wird durch einen vollständig automatisierten Verifikations-Flow ergänzt, mit dem Anwender erstmals detaillierte RTL-Level-Block-Interaktionen auf C-Ebene validieren können.
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Senkung der Leistungsaufnahme
Mentor hat sein ESL-Synthese-Tool aber nicht nur um Funktionen für die Steuerlogik erweitert, sondern Catapult C unterstützt jetzt auch zwei Methoden, um die Leistungsaufnahme der Chips zu verringern, und zwar in einer automatisierten Weise: Clock-Gating auf mehreren Ebenen und die Anbindung an dynamische Powerund Takt-Managementeinheiten.
Laut Bollaert bedeutet Clock-Gating in der Regel einen großen Aufwand für den Entwickler, denn er muss sich Register für Register anschauen und entscheiden, für welches die Clock-Gating-Technik angewandt werden kann und für welches nicht. Mit den Erneuerungen von Catapult C gehört dieser manuelle Aufwand laut Bollaert jetzt der Vergangenheit an, denn das Werkzeug analysiert bei jedem Flip-Flop, welches Register »gegated« werden kann, und zwar vollkommen automatisch. Zur weiteren Leistungsverringerung exportiert das Catapult-C-Synthese-Werkzeug auch Echtzeitinformationen über den Status aller Systemblöcke. Um systemweite Leistungseinsparungen zu erzielen, werden diese Informationen mittels »Dynamic Frequency and Voltage Scaling «-Heuristik an die Power-Management-Einheiten weitergeleitet.
Mentor hat seine neuen »Power-Reduction«-Techniken an mehreren Kunden-Designs getestet, um zu sehen, welche Verbesserungen sich erzielen lassen. Bollaert erklärt: »Im Durchschnitt lässt sich die Leistungsaufnahme um 40 Prozent reduzieren. Wir haben aber bei speziellen Designs auch eine Reduzierung um 95 Prozent erreicht.«
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