Fantasiewerte für Powerpoint-Folien Die Wahrheit über die abstrusen Nanometer-Zahlen

Der Bedarf an Wafern ist nach wie vor hoch und liegt derzeit bei über 3.000 Mio. Quadratzoll pro Quartal, eine Schwelle, die erst 2018 übersprungen wurde.
Der Bedarf an Wafern ist nach wie vor hoch und liegt derzeit bei über 3.000 Mio. Quadratzoll pro Quartal, eine Schwelle, die erst 2018 übersprungen wurde.

In der Chipfertigung sind wir mittlerweile bei 7 nm angelangt, zumindest wenn es nach den Marketing-Folien von Samsung, TSMC und Intel geht. Wie sich die Transistordichte jenseits von Powerpoint tatsächlich entwickelt hat, haben wir für Sie hier zusammengestellt.

32 nm, 28 nm, 20 nm, 16 nm, 14 nm, 12 nm, 10 nm und last but not least 7 nm mal mit und mal ohne FinFets oder FD-SOI: Mit vermeintlichen Strukturgrößen von Mikrochips bzw. deren Fertigung wird herumjongliert, wie es kein Akrobat im Zirkus besser könnte.

Die Annahme der Makrketingstrategen: Je kleiner die Zahl, desto höher werden die Kunden die Transistordichte und die Geometrien der Chipstrukturen annehmen.

Tatsächlich werden die Zahlen ja auch gerne ungeprüft in der Öffentlichkeit zitiert: 7 nm muss da schon mal “kleiner” sein als 10 nm, klingt doch logisch und 16 nm erst Recht kleiner als 20 nm.

Wir haben an dieser Stelle alle öffentlichen Quellen genutzt, um die tatsächlichen Geometrien der relevanten Parameter – Gate-Abstand (CPP, Contacted Poly Pitch), minimaler Interconnect-Abstand (MMP, Minimal Metal Pitch) und Fin-Abstand (FP, Fin Pitch) bei FinFET-Transistoren – zusammengestellt und damit die Dichte gemäß der üblichen Berechnungsmethode CPP x MMP (+ FP)  berechnet. In der Tabelle haben wir diese nach steigender Dichte sortiert.

Relative FlächeFertigerProzessFinFETCPP (nm)MMP (nm)FP (nm)
1Intel32nein112,5112,5-
1Samsung32 LPnein120100-
0,84TSMC28nein11890-
0,81Globalfoundries28nein11490-
0,806Samsung28nein113,490-
0,77Intel22 FFLja1089045
0,57Intel22ja908060
0,569Samsung20LPEnein9080-
0,45TSMC20nein9064-
0,45TSMC16FFja906448
0,43Common Platform*20nein8664-
0,4Samsung/Globalfoudries14LPPja786448
0,29Intel14ja705242
0,25Samsung10LPEja644842
0,23TSMC10FFja664436
0,225Samsung10LPPja644436
0,18Globalfoundries7LP**ja564030
0,173TSMC7FFja544030***
0,16Intel10ja543634
0,156Samsung7EUVja543627

 

Vergleich der Fertigungsgeometrien und Transistordichten unterschiedlicher Prozesse von Intel, TSMC, Samsung und Globalfoundries. Quelle: Hersteller, eigene Recherchen. *: Common Platform war eine Initiative von IBM, Gloablfoundries und Samsung zur Entwicklung gemeinsamer Chipfertigungs-Prozesse (bis 2014). **: Prozess wird nicht in Produktion gehen, da Globalfoundries im August 2018 entschied, die Entwicklung an allen Prozessen von 7 nm und darunter zu stoppen. ***: Schätzung der Elektronik auf Basis inoffizieller Informationen.

Das mystische Multi-Patterning

Einher mit den Nanometer-Zahlen wird meistens in mehr oder weniger Rätseln über die Wafer-Belichtung und hier über Immersions-Lithografie und EUV berichtet.

Konkret fehlen Angaben, wie komplex die Mehrfachbelichtung mit Immersions-Lithografie bei den kleinen Prozessgeometrien ist und wie die extrem-ultraviolette Strahlung (EUV) diese Komplexität aus der Chipfertigung rausnimmt.

Auf Bild 1 zeigt die Entwicklung der Anzahl der notwendigen Masken, die Anzahl der Belichtungsschritte und der kritischen Ausrichtungen durch Überlagerungen ausgehend von einer 28- bis hin zur 7-nm-Fertigung ohne den Einsatz von EUV.

Die Anzahl der Belichtungsschritte stieg von 6 auf 34 Schritte an, einhergehend damit explodierte die Anzahl der Masken regelrecht zusammen mit einem Anstieg von Mehrfachbelichtungen und kritischen Ausrichtungen.

Für die Mehrfachbelichtungen werden unterschiedliche Verfahren (Double Patterning LELE – Litho-Etch-Litho-Etch, Triple Patterning LELELE – Litho-Etch-Litho-Etch, SADP – Self Aligned Double Patterning und SAQP – Self Aligned Quadruple Patterning) eingesetzt, die jeweils spezifische Vor- und Nachteile aufweisen.

Problematisch bei den ersten beiden Verfahren ist z.B. der auftretende Überlagerungsversatz zwischen den Strukturen bzw. Strukturteilen der unterschiedlichen Belichtungsschritte. Der Overlay-Versatz entsteht, da die zwischen den beiden Belichtungsschritten geänderten Komponenten des optischen Systems nie perfekt aufeinander ausgerichtet werden können (Beispielursachen: Maskenjustierung, Wafertopografie, Fokus, Belichtungsdosis, thermische Ausdehnung usw.).

Durch den Einsatz von EUV wird die Komplexität auf das Niveau einer 20-nm-Fertigung zurückgeführt.