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Alteras FPGA-Flaggschiff setzt auf neue Architektur und FinFET-Technik


Fortsetzung des Artikels von Teil 1

FPGA und Schnittstellen als ­System-in-Package

Bei der Partitionierung der Chip-Funktionen und der Gehäuse-Montage ist Altera neue Wege gegangen. Monolithisch integriert sind nur das FPGA bzw. das SoC mit Prozessor, daher auch die hohe Komplexität von 5,5 Mio. Logikelementen. Externe Schnittstellen werden per 3D-System-in- Package-Verfahren an das FPGA oder SoC angebunden. Die heterogene SiP-Integration wird durch Intels EMIB-Technik (Embedded Multi-Die Interconnect Bridge) möglich, die im Vergleich zu Interposer-basierten SiPs leistungsfähiger, weniger komplex und kostengünstiger ist sowie eine bessere Signalintegrität bietet. Die EMIB-Chips werden im Rahmen des Prozesses in das Substrat eingebettet, sodass sie vertikal das Signal-Routing zwischen FPGA/SoC und den Schnittstellen-Chips herstellen.

Die ersten Stratix-10-Bausteine binden über EMIB serielle High-Speed-Trans-ceiver und Protokoll-Tiles an die monolithisch integrierte Core-Logik an. Dank des heterogenen 3D-SiP-Ansatzes können so relativ schnell SiP-Bausteine mit verschiedenen Schnittstellenoptionen angeboten werden. Bis zu 144 Transceiver sind möglich, was der vierfachen Bandbreite der Vorgänger-FPGAs entspricht. Derzeit erreichen die Transceiver Datenraten von bis zu 56 Gbit/s, wie sie für kommende Modulationsformate (PAM-4), Kommunikationsstandards (PCIe Gen4, Multi-Port Ethernet) und andere Funktionen der Analogtechnik oder breitbandiger Speicher erforderlich sind.

SoC: FPGA + ARM Cortex A53

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In der SoC-Variante des Stratix 10 ist ein ARM-Quad-Core-Cortex-A53-Prozessor (64 bit) integriert, der sich mit bis zu 1,5 GHz takten lässt.
Bild 2. In der SoC-Variante des Stratix 10 ist ein ARM-Quad-Core-Cortex-A53-Prozessor (64 bit) integriert, der sich mit bis zu 1,5 GHz takten lässt.
© Altera

Alle Logikdichten der Stratix-10-Familie gibt es wahlweise mit einem integrierten 64-bit-ARM-Quad-Core-Cortex-A53-„Hard Processor System“ (HPS), das sich mit bis zu 1,5 GHz takten lässt und über umfangreiche Peripherie, Memory Management Unit, externe Speichercontroller und Kommunikationsschnittstellen verfügt (Bild 2). Entwickler können Stratix-10-SoCs zur Hardware-Virtualisierung verwenden und gleichzeitig Management- und Überwachungsfunktionen wie beschleunigte Vorverarbeitung, Fern-Update und Debugging, Konfiguration und Überwachung der Systemleistung durchführen. Ein festverdrahteter Gleitkomma-DSP schafft eine Rechenleistung bis 10 TFLOPs in einfacher Genauigkeit.

Grundlage der zahlreichen Sicherheitsfunktionen in den Stratix-10-FPGAs ist der Secure Design Manager (SDM), der eine sektorenbasierte Authentifizierung und Verschlüsselung, Multi-Faktor-Authentifizierung und PUF-Technik (Physically Unclonable Function) bereitstellt. Bei der Verschlüsselungsbeschleunigung und dem PUF-IP erfolgte eine Zusammenarbeit mit den Partnern Athena Group und IntrinsicID.

Die Bemusterung mit FPGAs der Stratix-10-Familie, zunächst mit PCIe-Schnittstellen, soll im Herbst 2015 starten. Für die zweite Jahreshälfte 2016 sind dann Produktionsstückzahlen zu erwarten. Bis dahin könnte Altera auch in seine bisherige Foundry Intel als Unternehmen integriert sein. Die Entwicklungs-Software Quartus II mit der neuen „Spectra-Q Engine“ wurde auf Stratix 10 angepasst, sodass man ab sofort mit der Entwicklungsarbeit beginnen kann. Wer es sich auch bei der Stromversorgung der neuen FPGAs leicht machen möchte, kann auf die hauseigenen „Enpirion PowerSoC“-Power-Management-Chips zurückgreifen, die ebenfalls an die Bedürfnisse der Stratix-10-Bausteine angepasst wurden.


  1. Alteras FPGA-Flaggschiff setzt auf neue Architektur und FinFET-Technik
  2. FPGA und Schnittstellen als ­System-in-Package

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