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Konkurrenz für ARM

Andes liefert Ultra-Low-Power-CPU-Cores

7. Mai 2013, 13:08 Uhr | Frank Riemenschneider

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Die AndeStar-Architektur

Andes entwickelte einen einfachen Befehlssatz mit dem Ziel, in einem Low-Power-Budget und mit kleinem Codeumfang (um den Speicher zu reduzieren) die maximale Rechenleistung herauszuholen. Um die Code-Größe zu reduzieren, gibt es eine Mischung von 32-bit-und 16-bit-Befehlen, ähnlich wie es ARMs Thumb-2-Erweiterung macht. Die meisten der 16-bit-Anweisungen können nur auf 16 Allzweck-Register (GPRs) zugreifen, während die 32-bit-Befehle auf sämtliche 32 Register zugreifen können. Um die Chipfläche zu minimieren, implementieren einige Andes-Cores nur 16 Register und fokussieren sich stärker auf die 16-Bit-Befehle. Je mehr Register es gibt, desto stärker werden Zugriffe auf den Speicher (Cache) vermieden, was zu einer Verbesserung der Rechenleistung und einer Verringerung der Leistungsaufnahme führt. Deswegen liefert Andes auch größere Cores mit dem vollständigen Registersatz aus.

Die Anweisungen folgen allgemeinen RISC-Prinzipien, einschließlich eines Load/Store-Modells. Die 32-bit-Befehle führen Drei-Operanden-Berechnungen (z.B. c = a + b) aus, die meisten 16-Bit-Befehle sind auf zwei Operanden begrenzt (a = a + b). Während der ARM-Befehlssatz Prädikation implementiert hat, vermeidet AndeStar diese Funktion, es gibt jedoch einen bedingten Move-Befehl. Eine CISC-Funktion besteht ähnlich zu ARM in dem Mehrfach-Laden/Speichern, wobei bis zu 16 Registerinhalte in einem einzigen Befehl vom bzw. zum Speicher übertragen werden. Andes vereinfacht diese Anweisung dadurch, dass die Register in direkter Folge liegen müssen (bei Weitem der häufigste Fall), während ARM eine beliebige Register-Kombination erlaubt. Diese Änderung vereinfacht die Codierung des Befehls und die Hardware.

Das Basis-AndeStar-ISA enthält grundlegende Anweisungen für Arithmetik, Speicherzugriffe, Verzweigungen und System-Management. Andes hat auch eine optionale ISA-Erweiterung definiert, die DSP-Anweisungen einschließlich Sättigungsarithmetik beinhaltet. Sättigungsarithmetik ist eine Arithmetik, in der alle Operationen (wie Addition oder Multiplikation) in einem festen Intervall zwischen einem Minimum und Maximum ablaufen. Wenn das Resultat einer Operation größer ist als das Intervall-Maximum, so wird es auf diesen Wert gesetzt. Ein Resultat kann die Intervallgrenze also niemals überschreiten, verweilt aber auch bei ihr. Man kann also sagen, der Wert ist bei der Intervallgrenze gesättigt. Analoges gilt für das Minimum, dieses kann nicht unterschritten werden.

Diese Anweisungen verbessern die Leistung bei Audio- und anderen Multimedia-Anwendungen. Die Erweiterung unterstützt auch einen optionalen Gleitkomma-Koprozessor, sowohl mit einfacher Genauigkeit als auch mit doppelter Genauigkeit. Der Koprozessor-Mechanismus kann sogar durch benutzerdefinierte Koprozessoren erweitert werden, so dass Lizenznehmer ihre eigenen Anweisungen definieren können.

Die neueste Version der Architektur, v3, behält alle bisherigen Anweisungen und definiert dazu 19 neue 32-Bit- und 19 neue 16-Bit-Befehle. Zu den neuen Anweisungen gehören Vergleichen-und-Verzweigen, Laden/Speichern mit Inkrement, und Verschieben-und-ALU. Durch die Zusammenführung von mehreren häufig benutzen Operationen reduzieren sie im Vergleich zu v2 die Code-Größe um durchschnittlich 30 % (dieser Vergleich beinhaltet auch einige Verbesserungen am Compiler). Um die Kosten zu minimieren, definierte Andes eine v3m genannte Teilmenge von v3 für Mikrocontroller. Diese Teilmenge schließt Befehlsarten wie Gleitkommaoperationen, Cache-Management, MMU-Operationen und nicht auf gerade Speicheradressen ausgerichtete Zugriffe aus, da nur wenige MCU-Anwendungen diese Anweisungen verwenden.

Die neuen CPU-Cores implementieren allesamt v3 oder für die Low-End-Modelle v3m. Weil Andes die Cores als IP anbietet, können Designer bestimmte Parameter konfigurieren, um CPU-Größe, Leistungsaufnahme und Rechenleistung anzupassen. Zum Beispiel kann der Core N9 mit 16 oder 32 allgemeinen Registern, zwei oder drei Leseports des Registersatzes, einem oder zwei Schreib-Ports, einem schnellen oder kleinen Multiplizierer sowie einem 24-Bit- oder 32-Bit-Adressraum konfiguriert werden, zudem können verschiedene Busse (APB, AHB oder AHB-Lite) für die Anbindung an den Rest des Systems implementiert werden. Der Gleitkomma-Koprozessor und die DSP-Erweiterungen sind ebenfalls optional.

Da die Andes-CPUs alle Befehle in einem Taktzyklus ausführt, wird die Rechenleistung über die Taktfrequenz skaliert. Die Low-End-Cores nutzen eine zwei-oder dreistufige Pipeline, was zur deutlichen Verringerung der maximalen Taktfrequenz führt. Der High-End-N13 hingegen verwendet eine achtstufige Pipeline, womit im 40nm-G-Prozess 1.0 GHz erreichen werden können. Der Durchsatz in den High-End-Cores wurde durch dynamische Sprungvorhersage auf Basis einer Sprunghistorien-Tabelle und optional Level-1- und Level-2-Caches weiter erhöht.