Design

Kostenkontrolle beim Chipentwurf

Die neue Wirtschaftlichkeit der Verifikation

Ein intelligenterer Ansatz bei der Verifikation kann nach Aussage von Manoj Gandhi, Senior Vice President und Geschäftsführer der Verification-Group bei Synopsys, Entwicklerteams helfen, die steigenden Kosten des Chipentwurfs unter Kontrolle zu…

TSMC

Interoperable EDA-Formate für neuste Prozesstechnologien

Als Teil seiner »Open Innovation Platform«-Initiative (OIP) stellt TSMC den Entwicklern…

Pigeon Point Systems

IPMC- und Carrier IPMC-BMR-Starterkits mit SmartFusion-FPGAs

Kaum hat Actel seine SmartFusion-FPGAs vorgestellt, folgen von seiner Tochtergesellschaft…

»Laker Custom IC Design Plattform« erweitert

Springsoft: Neue Tools für das Platzieren und Entflechten von Custom-ICs

Die neuen Springsoft-Tools »Row Placer« und »Digital Router« für die »Laker Custom IC…

Altera: TÜV-qualifiziertes Sicherheitspaket für industrielle Applikationen

In enger Zusammenabreit mit dem TÜV Rheinland hat Altera den ersten vorqualifizierten Satz…

Entwicklungskit mit einem 530K-LE-FPGA

Das Stratix-IV-E-FPGA-Entwicklungskit von Altera basiert auf einem…

Referenzdesign-Pakete für verschiedene Einsatzfälle

Xilinx beliefert seine Kunden mit neuen Connectivity-, Embedded- und DSP-Kits, die jeweils…

Cadence: virtuose Mixed-Signal-Design-Plattform

Mehr als nur ein neues Release ist die jetzt vorgestellte Version der…

Synopsys: produktive High-Level-Syntheselösung

Mit der neuen M-Language und modellbasierten High-Level-Synthese-Lösung Synphony soll laut…

Mit zusätzlichen Funktionen zur Reduzierung des Stromverbrauchs

Actel stellt die Version 8.4 seiner integrierten Entwicklungsumgebung Libero vor. Libero…