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Verhalten von FPGAs bei 8K-Videoverarbeitung simulieren

04. Mai 2020, 15:04 Uhr   |  Markus Haller

Verhalten von FPGAs bei 8K-Videoverarbeitung simulieren
© Mathworks

Die Vision HDL Toolbox simuliert die parallele Verarbeitung von bis zu 8 Pixeln.

Die Vision HDL Toolbox generiert automatisch FPGA-erprobten Code für Frames mit bis zu 8K Auflösung und HFR-Videos.

Mit der Version 2019b von MATLAB und Simulink wurde die HDL Toolbox um eine Funktion zum Multipixel-Streaming erweitert. Die Toolbox generiert automatisiert Codeblöcke für Bildverarbeitungsalgorithmen, die auf FGPAs lauffähig sind, um das Verhalten von Hardware für Bildverarbeitung auf hohem Abstraktionsniveau zu untersuchen und FPGA-Designs zu bewerten. Die Erweiterung um Multipixel-Streaming ermöglicht die Bewertung von FPGA-Entwürfen für die Verarbeitung von Videos mit Auflösungen bis 8K oder mit hohen Frameraten bis 240 fps.

Die Vision HDL Toolbox bietet Blöcke, die 4 oder 8 Pixel parallel verarbeiten können. Die zugrunde liegende Hardware-Implementierung wird automatisch aktualisiert und verkürzt die Simulation und Code-Generierung für die ausgewählte Parallelisierung.

Schneller zum richtigen Entwurf

Bildverarbeitungssysteme für Videos mit hoher Auflösung oder hoher Framerate erfordern eine optimierte Nutzung der Hardware-Ressourcen und neue Designs. Die Simulation soll die Suche nach einem geeigneten Entwurf für einen FPGA, ASIC oder ein SoC beschleunigen, indem der Entwickler schneller auf eine konkrete Architektur hinarbeiten kann. Die Vision HDL Toolbox stellt dafür neben den Pixel-Streaming-Algorithmen ein Entwicklungsframework bereit, das verschiedene Schnittstellentypen, Framegrößen und Frameraten unterstützt. Die Algorithmen für die Video- und Bildverarbeitung in der Toolbox modellieren Hardware-Implementierungen, zu denen Latenz, Steuersignale und Line Buffer gehören.

Mit der Toolbox von Mathworks wird les- und synthetisierbarer Code in den beiden am weitesten verbreiteten Hardwarebeschreibungssprachen VHDL und Verilog generiert. Der erzeugte HDL-Code ist auf FPGAs erprobt für Framegrößen bis zu einer Auflösung von 8K und für HFR-Video.

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