Programmierbares System-on-Chip vereinfacht Embedded-Design
Systementwurf mit dem PSoC 5
Praktisch kein Embedded-Design-Projekt kann heute ohne Änderungen an den Systementwürfen, den Stücklisten oder den Layouts abgewickelt werden. Abgesehen vom höheren Zeit- und Kostenaufwand, den die damit fällig werdenden Nacharbeiten verursachen, wird hierdurch auch die Arbeit für die Designer komplizierter. Echte Programmierbarkeit auf Systemebene schafft hier Abhilfe.
Programmierbares System-on-Chip vereinfacht Embedded-Design
Praktisch kein Embedded-Design-Projekt kann heute ohne Änderungen an den Systementwürfen, den Stücklisten oder den Layouts abgewickelt werden. Abgesehen vom höheren Zeit- und Kostenaufwand, den die damit fällig werdenden Nacharbeiten verursachen, wird hierdurch auch die Arbeit für die Designer komplizierter. Echte Programmierbarkeit auf Systemebene schafft hier Abhilfe.
Von Jim Davis
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Zunächst ist es sinnvoll, den Begriff „echte Programmierbarkeit auf Systemebene“ in seine Bestandteile zu zerlegen und deren Bedeutung genau zu analysieren. Die „Programmierbarkeit“ darf nicht mit „Konfigurierbarkeit“ verwechselt werden, denn sie bezeichnet die Möglichkeit, eine Funktion aus verschiedenen Grundbausteinen zusammenzusetzen. Diese Bausteine werden per Hardware implementiert und zum Aufbau einer Funktion genutzt, indem Register, Datenpfade und Signalpfade konfiguriert werden. Bild 1 zeigt dazu die grundlegenden Bausteine der neuesten Architektur PSoC 3 / PSoC 5 (PSoC = Programmable System on Chip) zur Implementierung einer echten Programmierbarkeit auf Systemebene. Bei diesen Grundelementen handelt es sich um einen 8-bit-Prozessor 8051 mit 67 MHz Taktfrequenz (bei PSoC 3, bei PSoC 5 wird ein 32-bit-ARM-Cortex-M3 mit 80 MHz verwendet), eine programmierbare Baumstruktur für den Takt, UDBs (universelle Digital-Blöcke), programmierbare analoge Blöcke sowie programmierbare Routing- und Schaltmatrix-Elemente (analog, digital und Systembusse). PSoC 5 verdreifacht nicht nur die Rechenleistung auf 100 DMIPS (gegenüber 33 bei PSoC 3), sondern ist auch für die Unterstützung eines RTOS geeignet. Während der 8051 primär von Massen existierenden Codes lebt, handelt es sich beim Cortex-M3 um einen fortschrittlichen 32-bit-Core mit 3-Stufen-Pipeline und Harvard-Architektur, der 16- und 32-bit-Befehle abarbeiten kann, ohne den Modus zu wechseln.
Das 24-Kanal-DMA-System hat Zugriff auf alle digitalen und analogen Peripherie-Komponenten, wobei CPU und DMA parallel auf unterschiedliche SRAM-Blöcke zugreifen können.
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