CFET-Integration – Teil 2
Double-Flip-sCFET bringt CFET-Skalierung voran
CFETs gelten als aussichtsreichster Nachfolger heutiger Transistorarchitekturen. imec zeigt nun, wie eine neue Double-Flip-sCFET-Architektur die Skalierung von Logik- und SRAM-Zellen weiter vorantreiben und zugleich die Verdrahtung künftiger Ångström-Chips verbessern soll.
In dem zweiteiligen Artikel berichten die Forscher vom imec über Fortschritte bei der Integration von CFET-Bauelementen und erörtern die Skalierbarkeit von CFETs anhand von DTCO-Studien. Im bereits veröffentlichten ersten Teil (»CFETs: Fortschritte bei Integration und DTCO«) wurden zwei Prozessmodule vorgestellt, die sowohl für mCFET- als auch für sCFET-Bauelemente entscheidend sind.
Jetzt im zweiten Teil wird eine skalierbare Architektur für sCFET vorgestellt, die sowohl Split-Gate- als auch Common-Gate-Konfigurationen ermöglicht. Neben der Weiterentwicklung der Logik-Roadmap zeigen DTCO-Untersuchungen, dass diese Split-Gate-Architektur auch die Skalierung von SRAM auf Basis von CFETs unterstützt. Anschließend wird eine verbesserte Verdrahtbarkeit im Back-End-of-Line (BEOL) demonstriert, die die Skalierung von CFET-Standardzellen unterstützt.
Eine neuartige Architektur für sCFET: Die Split-Gate-Architektur erweitert das Skalierungspotenzial von CFETs
Frühere DTCO-Studien (Design Technology Co-Optimization) haben bereits gezeigt, dass die CFET-Technologie über mehrere künftige Logik-Knoten skalierbar ist – eine grundlegende Voraussetzung dafür, dass die Halbleiterindustrie die neue Transistorarchitektur übernimmt. Für mCFET hatte imec beispielsweise bereits die Double-Row-(DR)-CFET-Architektur als optimale Lösung identifiziert, um mCFETs in eine A7-Standardzelle zu integrieren
Eine zweireihige CFET-Standardzelle besteht aus zwei Reihen vertikal gestapelter Transistoren, zwischen denen sich eine gemeinsam genutzte vertikale Signalverbindung befindet. Die Stromversorgungsstrukturen verlaufen entlang der Zellgrenzen (siehe Abbildung 2). Später wurden Ineffizienzen im Layout beseitigt, woraus eine optimierte Variante der Double-Row-CFET entstand: die Half-Height-Double-Row-Architektur. Auf der IEDM 2025 stellte imec darüber hinaus weitere Ansätze zur Verbesserung der Skalierung vor, darunter die Integration hybrider Kanäle, um die ambitionierten Flachskalierungsziele bis zum A3-Technologieknoten zu unterstützen.
Common-Gate- und Split-Gate-Transistoren: Die Herausforderung, beide Varianten mit einer einzigen Transistorarchitektur zu ermöglichen
Der Fertigungsprozess für mCFET-Bauelemente führt automatisch zu Common-Gate-Transistoren: Die Gates der n- und pFETs sind konstruktiv miteinander verbunden. Das ist für etwa 90 bis 95 Prozent aller grundlegenden Logikgatter ausreichend – beispielsweise für einen Inverter (NOT-Gatter), der eine logische Negation ausführt.
Für manche Logikschaltungen, wie beispielsweise Flipflops und Multiplexer, ist eine unabhängige Steuerung der Metallgates von n- und p-FETs erforderlich. Eine Möglichkeit besteht darin, nur einen der beiden Transistortypen des gestapelten CFET-Bauelements zu nutzen – beispielsweise ausschließlich die n-FETs –, während die p-FETs ungenutzt bleiben beziehungsweise entfernt werden. Damit lässt sich zwar das Problem der Gate-Ansteuerung lösen, allerdings geht dabei der Flächenvorteil verloren, der sich aus der vertikalen Stapelung von n- und pFETs ergibt.
sCFET-Bauelementarchitekturen, bei denen die oberen und unteren Bauelemente unabhängig voneinander strukturiert werden, ermöglichen Split-Gate-Ansätze auf eine wesentlich einfachere Weise. Allerdings bringen herkömmliche sCFET-Architekturen genau das umgekehrte Problem mit sich: Für Schaltungen, die eine gemeinsame Gate-Ansteuerung benötigen, ist ein zusätzliches Modul erforderlich, um die Gates miteinander zu verbinden.
Double-Flip-sCFET-Architektur: Beide Varianten ohne Flächennachteil
Auf der VLSI 2026 stellte imec die Double-Flip-sCFET-Architektur vor. Sie ermöglicht sowohl Split-Gate- als auch Common-Gate-Bauelemente, ohne die Flächeneffizienz zu beeinträchtigen.
Abbildung 1 – Querschnittsdarstellungen von (a) einer zweireihigen mCFET-Architektur (Double Row, DR), (b) einer halbhohen zweireihigen Architektur (Half-Height Double Row, hDR) mit dichter Backside-Metal-0-(BM0)-Verdrahtung, (c) einer hDR-Architektur mit Split-Gate sowie (d) einer sCFET-Architektur mit Split-Gate und dichter BM0-Verdrahtung (vorgestellt auf der VLSI 2026). (CH = Höhe der Standardzelle; NSH = Nanosheet-Kanäle; MRW = gemeinsame Signalstruktur („Shared Signal Wall“); VMM = Via, die den unteren Transistor umgehen kann; MD = Metall-zu-Diffusions-Schicht).
Die Auswirkungen der neuen Architektur auf Flächeneffizienz und Verdrahtbarkeit wurden für verschiedene CFET-basierte Standardzellenbibliotheken bewertet, die unter anderem AND-, OR- und Inverter-Schaltungen umfassen. Mit einer Flächeneffizienz der Standardzellenbibliothek (η) von bis zu 98 Prozent erreicht die neue sCFET-Double-Flip-Architektur eine deutlich bessere Flächenausnutzung als die zweireihigen (DR) und halbhohen zweireihigen (hDR) mCFET-Architekturen. In Kombination mit einem dichten Backside-Metal-0-Routing (BM0) unterstützt die neue Architektur außerdem 3T-Standardzellen, die laut imecs aktueller Technologie-Roadmap für Logikknoten A3 und A2 erforderlich sein werden.
Bild 2 – Aufschlüsselung der Zellfläche verschiedener CFET-Bibliotheken für die jeweiligen CFET-Architekturen: Double Row (DR), Half-Height Double Row (hDR), hDR mit dichter Backside-Metal-0-Verdrahtung (hDR/dense BM0) sowie Double-Flip-sCFET. Die sCFET-Architektur optimiert die Standardzellenbibliothek deutlich und erreicht eine Layouteffizienz (ηlayout) von insgesamt 98 Prozent (vorgestellt auf der VLSI 2026).
Der Double-Flip-sCFET-Prozess beginnt mit einem gebondeten Schichtstapel, der zwischen oberem und unterem Transistor eine eingebettete mittlere dielektrische Isolation (eMDI) enthält. Zunächst wird der obere Transistor von der Vorderseite her strukturiert, wobei das obere Gate bereits teilweise während des Austauschs des Metallgate-Moduls fertiggestellt wird. Nach dem Umdrehen des Wafers und dessen Ausdünnung wird der untere Transistor von der Rückseite her strukturiert. Anschließend wird optional eine Via-Verbindung zwischen dem unteren und dem oberen Gate hergestellt, die für Common-Gate-Anwendung genutzt werden kann. Nach einem erneuten Wafer-Flip wird die Fertigung der oberen und unteren Transistoren abgeschlossen.
Zusätzliches Skalierungspotenzial ergibt sich aus der Möglichkeit, hybride Kanäle zu integrieren, die getrennt für n- und p-FETs optimiert werden können. So lassen sich beispielsweise CFET-Bauelemente mit unterschiedlichen Kanalorientierungen für den oberen und unteren Transistor oder mit asymmetrischen Nanosheet-Breiten realisieren. Dies bringt zusätzliche Vorteile hinsichtlich Leistung, Energieeffizienz und Fläche mit sich und fördert die Designflexibilität.
5T+1-CFET-SRAM-Bit-Zelle: Die Split-Gate-sCFET-Architektur erweitert die Skalierungsroadmap für SRAM
SRAM ist nach wie vor der wichtigste On-Chip-Cache-Speicher der Halbleiterindustrie. Er dient als schneller Zwischenspeicher zwischen DRAM und Recheneinheit (XPU). Eine herkömmliche SRAM-Speicherbitzelle besteht aus sechs Transistoren: vier nFETs und zwei pFETs (alternativ zwei nFETs und vier pFETs). Zwei nFETs und zwei pFETs (PUx und PDx in den Abbildungen 5 und 6) bilden dabei zwei gekreuzt gekoppelte Inverter, die ein einzelnes Bit speichern können. Die verbleibenden nFETs dienen als Pass-Gate-Transistoren (PGs), die mit den Bit- und Wortleitungen (BL, WL) verbunden sind und den Datenfluss während der Lese- und Schreibvorgänge steuern.
Die SRAM-Dichtekrise: Können CFETs Abhilfe schaffen?
Wie bei Logikschaltungen beruht auch die Erhöhung der Speicherdichte von SRAM auf der fortschreitenden Verkleinerung der Bitzellen sowie auf neuen Transistorarchitekturen. Seit dem 7-nm-Technologieknoten ist die Skalierung der SRAM-Bitzellen im Vergleich zur Skalierung von Logik-CMOS-Bauelementen jedoch ins Stocken geraten. Diese Asymmetrie im Skalierungspotenzial stellt Chip-Designer vor erhebliche Herausforderungen.
Auch der Übergang zu 6T-SRAM-Zellen auf Basis von Gate-All-Around-(GAA)-Nanosheet-Transistoren konnte die erforderlichen Verbesserungen bei Leistungsaufnahme, Performance und Flächeneffizienz (Power, Performance, Area; PPA) nicht erreichen.
Von 6T-SRAM-Zellen auf Basis von CFETs wird hingegen eine erste Entlastung erwartet. Durch die vertikale Stapelung eines Teils der n- und p-FETs – konkret der Transistoren PUx und PDx – lässt sich die Dichte der SRAM-Bitzelle erheblich steigern kann.
Abbildung 3 – Die SRAM-Dichtekrise. Die blauen Symbole stellen die Optionen von imec für SRAMs mit hoher Dichte dar, darunter einreihige, zweireihige, optimierte zweireihige sowie die neue 5T+1-Architektur (vorgestellt auf der VLSI 2026).
Doch selbst im Zeitalter CFET-basierter SRAMs stößt die weitere Flächenverkleinerung an Grenzen, da sich die 6T-SRAM-Bit-Zelle nicht effizient auf eine CFET-basierte Architektur abbilden lässt. Zwar lassen sich die beiden Inverter mithilfe einer gestapelten n/p-Transistorarchitektur (PUx und PDx) realisieren, doch durch die beiden nFETs, die als einzelne Pass-Gate-Transistoren (PGs) dienen, bleiben die beiden obersten p-Typ-Transistoren des CFET-Bauelementstapels ungenutzt. Dadurch lässt sich der durch die vertikale Stapelung erzielte Dichtevorteil der CFET-Technologie bei einer 6T-SRAM-Bitzelle nicht vollständig in eine kleinere Zellfläche umsetzen.
Als flächeneffiziente Alternative wurde deshalb eine 5T-SRAM-Bitzelle mit nur einem einzigen Pass-Gate-Transistor untersucht. Ihre Einführung wurde bislang jedoch durch Probleme bei der Schreibbarkeit (Writability) und der Störfestigkeit erschwert.
Abbildung 4 – Schematische Darstellung einer konventionellen 6T-SRAM-Zelle, die sich nur unzureichend auf einer CFET-Technologie abbilden lässt (wie auf der VLSI 2026 vorgestellt). (WL = Wortleitungen; BL und BLB = Bitleitungen; PUx und PDx bilden die kreuzgekoppelten Inverter, die 1 Bit an Informationen speichern; VSS und VDD sind Versorgungsleitungen)
Vielversprechende 5T+1-SRAM-CFET-Architektur: ermöglicht durch Split-Gate-sCFETs
Die von imec entwickelte sCFET-Architektur mit Split-Gate-Bauelementen eröffnet neue Möglichkeiten, die Speicherdichte von SRAM weiter zu steigern. Die Ergebnisse wurden auf der VLSI 2026 vorgestellt.
Bei der neuartigen 5T+1-Architektur werden die beiden einzelnen Single-Pass-Gate-Transistoren (PGs) durch ein CFET-Transmission-Gate (TG) ersetzt, das aus einem nFET- und einem pFET-Transistor besteht. Ein solches Transmission-Gate erfordert jedoch eine unabhängige Steuerung der n- und p-Gates, was durch die Implementierung des neuartigen sCFET-Split-Gate-Bauelements von imec ermöglicht wird.
Auf diese Weise lässt sich eine 5T-ähnliche SRAM-Bit-Zelle (d. h. eine Single-Ended-SRAM-Bit-Zelle mit sCFET-Transmission-Gate) realisieren, ohne dass sich die Zellfläche gegenüber einer 5T-Bitzelle vergrößert.
Die Verwendung des Transmission-Gates als Zugriffsbauelement verbessert außerdem die Beschreibbarkeit der SRAM-Zelle im Vergleich zu einer klassischen 5T-Implementierung.
Abbildung 5 – Schematische Darstellung eines 5T+1-CFET-SRAM-Zelle mit Transmission-Gate (wie auf der VLSI 2026 vorgestellt). (BL = Bitleitung; WLn und WLp sind Wortleitungen, die mit den n- und p-FETs des Transmission-Gates (TG) verbunden sind; VSS und VDD sind Versorgungsleitungen)
Durch eine Optimierung des Layouts und der Verdrahtbarkeit auf Ebene des Speicherarrays lässt sich der Betrieb der SRAM-Zelle weiter verbessern Die DTCO-Studie von imec zeigt, dass die neue 5T+1-Architektur im Vergleich zu einer konventionellen 6T-CFET-SRAM-Zelle eine um 12,5 Prozent kleinere Bitzelle ermöglicht. Gleichzeitig verkürzt sich die Schreibzeit um 7 bis 15 Prozent. Dies macht die 5T+1-CFET-SRAM-Bitzelle zu einer attraktiven Option für die Verlängerung der SRAM-Skalierungsroadmap in Richtung A7 und darüber hinaus.
Über Standardzellen hinaus: Verbesserte BEOL-Verdrahtbarkeit zur Unterstützung der CFET-Roadmap
In verschiedenen DTCO-Studien hat imec gezeigt, dass sich CFET-Architekturen mithilfe neuer Standardzellkonzepte und weiterer Skalierungsmaßnahmen über mehrere künftige Logiktechnologieknoten hinweg skalieren lassen. Doch mit dem Herannahen der Angström-Ära können die Flächenvorteile auf Standardzellenebene laut einer neuen DTCO-Studie, die imec auf der VLSI 2026 vorgestellt hat, durch Skalierungsprobleme im BEOL zunichte gemacht werden. Mit anderen Worten: Es wird zunehmend schwieriger, die verschiedenen CFET-basierten Standardzellen miteinander zu verbinden.
Im idealen Skalierungsszenario, bei dem sich alles proportional skaliert, bleibt die Verdrahtbarkeit von einem Technologieknoten zum nächsten unverändert. Seit dem 2-nm-Knoten verlangsamt sich jedoch die Skalierung einiger grundlegender Strukturparameter, darunter der Contact-Poly-Pitch (CPP, also der Abstand der Gate-Strukturen, eine Größe, die sowohl von der Gate-Länge als auch von der Source-/Drain-Kontaktlänge bestimmt wird) und des Metal-1-Pitches. Dadurch nimmt die Verdrahtungsdichte auf der Vorderseite des Wafers zu, was sich negativ auf Leistung, Energieverbrauch und Chipfläche auswirkt. Darüber hinaus erschwert die aggressive Verkleinerung der Standardzellen den Zugang zu den Ein- und Ausgangsanschlüssen (Pins).
Höheres Gear Ratio: Verbesserte BEOL-Verdrahtbarkeit für CFET-Technologien der Ångström-Ära
Zur Verbesserung der BEOL-Verdrahtbarkeit stehen verschiedene Stellschrauben zur Verfügung. Eine davon ist die Erhöhung des sogenannten Gear Ratio, also des Verhältnisses zwischen CPP und Metal-1-Pitch.
Bei Prozessoren im 2-nm-Knoten liegt dieses Verhältnis heute typischerweise bei 1:1. Auf der VLSI 2026 zeigte imec im Rahmen einer DTCO-Studie, dass sich durch eine Erhöhung des Gear Ratio auf 2:1 bei CFET-basierten A7-Designs sowohl die Zugänglichkeit der Pins als auch die Flächenausnutzung verbessern lassen, ohne Einbußen bei Leistung oder Energieeffizienz in Kauf nehmen zu müssen.
In der Praxis bedeutet dies jedoch, dass der Metal-1-Pitch weiter verkleinert werden muss. Dafür sind fortschrittliche Lithografieverfahren erforderlich, beispielsweise die High-NA-EUV-Lithografie mit Single Patterning.
Abbildung 6 – Schematische Darstellung des M1-Routings für ND2D1-Standardzellen im A7-Knoten bei einem GR-Verhältnis (Gear Ratio) von 1:1 und 2:1. Die Abbildung zeigt die verbesserte Pin-Zugänglichkeit bei einem GR-Verhältnis von 2:1 (wie auf der VLSI 2026 vorgestellt).
Fazit von Teil 2: Die CFET-Roadmap lässt sich fortschreiben
Autor:
Geert Hellings erhielt 2012 den Doktortitel in Elektrotechnik an der KU Leuven in Belgien. Er ist seit 2006 bei imec tätig und arbeitete dort an Detektoren auf III-Nitrid-Basis, Transistoren mit hoher Mobilität sowie den Bereichen ESD und Zuverlässigkeit, bevor er 2020 dem Programm »Design-Technology-Co-Optimization« beitrat. Im Jahr 2022 wurde er Programmleiter des integrierten DTCO-Programms. Derzeit konzentriert sich seine Forschung im Rahmen des »Cross-Technology-Co-Optimization«-Programms von imec auf die Skalierung der Rechendichte für CFET-Technologien und darüber hinaus.
Mit dem Double-Flip-sCFET führt imec eine neue CFET-Transistorarchitektur in die Logik-Roadmap ein. Die Architektur bietet ein hohes Skalierungspotenzial und ermöglicht sowohl Split-Gate- als auch Common-Gate-Optionen ohne Flächenverlust. Die neuartige Architektur kommt nicht nur der Logik-Roadmap zugute, sondern bietet auch eine Lösung für die ins Stocken geratene SRAM-Roadmap, indem sie einen 5T+1-SRAM-CFET-Bitzellen-Speicher ermöglicht. In einer weiteren DTCO-Studie zeigt imec, wie eine verbesserte BEOL-Verdrahtbarkeit die aggressive Skalierung von CFET-basierten Standardzellen weiter unterstützen kann.