CFET-Integration – Teil 1
CFETs: Fortschritte bei Integration und DTCO
CFETs sollen die CMOS-Skalierung bis weit in die Ångström-Ära fortführen. Auf dem Weg zur industriellen Fertigung sind jedoch noch einige Hürden zu überwinden. Dieser erste Teil zeigt Fortschritte bei Rückseitenkontakten und der gezielten Einstellung der Schwellenspannung.
Die Halbleiterindustrie durchläuft derzeit einen tiefgreifenden architektonischen Wandel, bei dem »Gate-all-around«-Nanosheet-Transistoren (Gate-all-around: GAA) FinFETs in fortschrittlichen Logikknoten ab 3 nm ablösen. Die GAA-Nanosheet-Transistortechnologie lässt sich bis zur A10-Logikgeneration skalieren und ermöglicht dort Standardzellen mit 5,5-Tracks (T) – wobei der »Track« ein Maß für die Höhe der Standardzelle ist.
Für den A7-Knoten werden die Optionen zunehmend vielfältiger, um den steigenden Anforderungen unterschiedlicher Anwendungen gerecht zu werden, die durch die KI-Revolution vorangetrieben werden. Laut der aktuellen Roadmap von imec besteht eine Option darin, Systeme auf der Grundlage des CMOS-2.0-Skalierungsparadigmas von imec zu entwerfen. Bei CMOS 2.0 wird ein SoC in heterogene, funktionale Ebenen unterteilt, die jeweils mit der am besten geeigneten Technologie gefertigt werden und anschließend mithilfe von 3D-Verbindungstechnologien wieder miteinander verbunden werden. Für andere Anwendungsfälle könnte die GAA-Nanosheet-Technologie bis an ihre äußersten Skalierungsgrenzen ausgereizt werden, wobei die Stromversorgung entweder von der Vorder- oder von der Rückseite erfolgt. Alternativ könnte die Industrie aber ebenso gut auf komplementäre FET-Architekturen (CFET) umsteigen. Durch das vertikale Stapeln von p- und nMOS-Transistoren lassen sich Standardzellen weiter auf 3T verkleinern, wodurch die klassische CMOS-Logik-Roadmap mindestens bis zum A3-Technologieknoten fortgeführt werden kann.
Abbildung 1 – Die Technologie-Roadmap für von Imec.
Imec und seine Industriepartner arbeiten daran, CFET-basierte Bauelemente fertigungstauglich zu machen. In den vergangenen Jahren wurden verschiedene Integrationsansätze experimentell untersucht, die sich in monolithische CFETs (mCFET) und sequenzielle CFETs (sCFET) unterteilen lassen.
Beide Ansätze basieren auf vertikal gestapelten Si/SiGe-Schichten, aus denen die n- und p-FETs hergestellt werden. Beim mCFET werden die vertikalen Bauelementstrukturen mit gemeinsamen oberen und unteren Gates in einer einzigen Abfolge von Prozessschritten strukturiert und gefertigt. Die Strukturierung, die Abscheidung und die selektive Entfernung von Materialien um und zwischen der Bauelementstruktur mit hohem Aspektverhältnis erfordern einen erheblichen Aufwand auf Modulebene. Beim sCFET hingegen werden die oberen und unteren Komponenten mithilfe spezieller Masken unabhängig voneinander strukturiert. Die einzelnen Prozessschritte sind beim sCFET im Vergleich zu mCFET einfacher, einige kritische Schritte müssen jedoch zweimal durchgeführt werden – separat für die obere und die untere Ebene. Bei sCFETs muss der Wafer außerdem zweimal gewendet werden, was zu einer Verformung des Wafers führt und die präzise Ausrichtung der Kontaktierungen auf der Vorder- und Rückseite erschwert. Solange bei der Ausrichtungsgenauigkeit keine weiteren Fortschritte erzielt werden, gilt mCFET als der Ansatz, der den schnellsten Weg zur industriellen Einführung bietet.
Die Fortschritte bei der CFET-Integration werden durch DTCO-Studien (Design-Technology Co-Optimization) ergänzt, in denen CFET-Bauelementarchitekturen aus der Perspektive der Schaltungsebene untersucht werden. Ziel dieser Studien ist es, skalierbare Standardzellenkonfigurationen und Leistungssteigerungsmaßnahmen zu identifizieren, die den besten Kompromiss hinsichtlich Leistungsaufnahme, Performance, Fläche und Kosten bieten.
In dem zweiteiligen Artikel berichten wir über wesentliche Fortschritte bei der CFET-Bauelementintegration und erörtern die Skalierbarkeit von CFETs anhand von DTCO-Studien.
In Teil 1 werden zwei Prozessmodule vorgestellt, die sowohl für mCFET- als auch für sCFET-Bauelemente von entscheidender Bedeutung sind:
ein Modul für Rückseitenkontakte
ein Ansatz zur Gate-Stack-Integration, der mehrere Schwellenspannungen (Vt) in Nanosheet- und CFET-Bauelementen ermöglicht.
In Teil 2 wird eine skalierbare Architektur für sCFETs vorgestellt, die sowohl Split-Gate- als auch Common-Gate-Konfigurationen ermöglicht. Neben der Weiterentwicklung der Logik-Roadmap zeigen die DTCO-Arbeiten, wie diese Split-Gate-Architektur auch der Skalierung von CFET-basierten SRAMs unterstützt. Anschließend wird eine verbesserte Verdrahtbarkeit im Back-End-of-Line (BEOL) demonstriert, die die Skalierung von CFET-Standardzellen unterstützt.
Die vorgestellten Ergebnisse wurden im Rahmen der von imec betriebenen europäischen NanoIC-Pilotlinie erzielt, die auf die Entwicklung von SoCs jenseits der 2-nm-Technologie ausgerichtet ist. Die CFET-Entwicklung, deren Schwerpunkt auf CFET-spezifischen Designs, Prozessschritten, Modulen und Basisabläufen liegt, wurde als eine der Schlüsseltechnologien ausgewählt, um die Logik-Roadmap in das Ångström-Zeitalter fortzuführen. Dies soll dazu beitragen, dass Europa bei Innovation und Fertigung der nächsten Halbleitergeneration weiterhin eine führende Rolle einnimmt.
Ein verbessertes Modul für die Rückseitenkontaktierung: höhere Performance und Ausbeute der unteren pFETs
Im Zuge der Entwicklung von CFET-spezifischen Integrationsmodulen zeigte sich, dass die direkte Kontaktierung der Source-/Drain-Übergänge der unteren Bauelemente von der Waferrückseite aus deutliche Vorteile gegenüber der Kontaktierung von der Vorderseite bietet. Die Kontaktierung von der Rückseite verbessert nicht nur den Kontaktwiderstand der unteren Bauelemente, sondern erweitert auch das Prozessfenster für die Source-/Drain-Bildung der oberen Bauelemente – wie von imec auf der VLSI 2024 demonstriert wurde. Zudem bietet sie die Möglichkeit, die Höhe der Standardzellen weiter zu reduzieren und die Verdrahtungsdichte bzw. die Routing-Überlastung im BEOL auf der Wafer-Vorderseite zu verringern.
Die Kontaktierung von der Rückseite erfordert generell zusätzliche Prozessschritte, darunter das Wafer-Bonding und das Ausdünnen des Substrats von der Rückseite. Außerdem wird ein zusätzliches Modul benötigt, um die Source-/Drain-Epitaxieschicht elektrisch vom darunterliegenden Substrat zu isolieren – das sogenannte Backside-Dielectric-Isolation-Modul (BDI).
Konventionelles BDI-Modul: Schwankungen in der unteren Source-/Drain-Struktur und hoher Anschlusswiderstand
Ein gängiger Ansatz für die Rückseitenkontaktierung sieht ein BDI-Modul vor, das gegen Ende des Prozessablaufs ausschließlich durch Prozessierung auf der Wafer-Rückseite erzeugt wird. Ein solcher Prozessablauf weist jedoch einige Einschränkungen auf. Erstens führt er zu erheblichen Schwankungen im Volumen der unteren SiGe:B-Source/Drain-Struktur. Ursache dafür ist, dass das epitaktische Wachstum der unteren SiGe:B-Source/Drain-Schicht sowohl vom unteren Si-Kanal als auch vom darunterliegenden Si-Substrat ausgeht. Zweitens beansprucht die SiGe:B-Struktur aus demselben Grund viel Raum, der nicht für das Kontaktmetall zur Verfügung steht. Dies erhöht den Widerstand bei der elektrischen Kontaktierung des Bauelements. Und drittens führt das Prozessschema zu mehreren Faktoren, die die Ausbeute bei den Rückseitenkontakten beeinträchtigen – was einer industriellen Einführung entgegenwirkt.
Neues BDI-Modul: höhere Performance und geringere Ausfallrate der unteren Bauelemente
Auf dem VLSI Symposium 2026 demonstrierte imec ein verbessertes Modul zur Rückseitenkontaktierung von CFET-Bauelementen. Mit dem neuen Ansatz wurde gegenüber den Ergebnissen des konventionellen Integrationsschemas ein um den Faktor fünf höherer Treibstrom (Is) der unteren pFET-Bauelemente erreicht. Die gesteigerte Leistung lässt sich auf den deutlich reduzierten Zugangswiderstand der unteren pFETs zurückführen, der von 1753 Wµm auf 378 Wµm sank. Darüber hinaus stieg der Anteil funktionsfähiger unterer pFETs gegenüber den zuvor berichteten Ergebnissen von 45 auf 85 Prozent.
Abbildung 2 – Ansätze für die Rückseitenkontaktierung: (links) herkömmlicher Ansatz mit einer auf der Rückseite ausgebildeten BDI-Struktur; (rechts) das neuartige Konzept von imec mit BDI auf der Vorderseite und BDI auf der Rückseite (wie auf der VLSI 2026 vorgestellt).
Ein wesentliches Element des neuen Moduls ist eine zusätzliche, von der Vorderseite aus erzeugte BDI-Struktur (Frontside-BDI, FS-BDI) unterhalb der Source/Drain-Zone. Sie isoliert die epitaktische Source/Drain-Struktur vollständig vom darunterliegenden Substrat. Dadurch geht das epitaktische Wachstum der unteren SiGe:B-Source-/Drain-Bereiche nicht mehr auch vom darunterliegenden Si-Substrat aus. Dies verringert sowohl die Schwankungen des SiGe:B-Volumens als auch den Kontaktwiderstand des Bauelements. Die FS-BDI-Struktur wird bereits früh im Prozessablauf erzeugt. Dazu wird dem Si/SiGe-Stapel eine zusätzliche Ge-reiche SiGe-Schicht hinzugefügt, die während der Bildung der mittleren dielektrischen Isolation (MDI-Modul) durch ein Dielektrikum ersetzt wird. Der Schritt zur Bildung der FS-BDI-Struktur erhöht daher die Prozesskomplexität nur geringfügig. Zur höheren Performance der pFETs trägt außerdem die Optimierung des gesamten Rückseitenprozesses bei, einschließlich Wafer-Bonding, einer sehr starken Dünnung des Wafers und des Ätzprozesses für die Rückseitenkontakte.
Abbildung 3 – (Links) TEM-Querschnitt eines mCFET mit BDI auf der Vorderseite und BDI auf der Rückseite; (Rechts) Strom-Spannungs-Kennlinien (Is-Vg) des unteren pFET und des oberen nFET (wie auf der 2026 VLSI vorgestellt).
Das verbesserte Modul für die Rückseitenkontaktierung wurde zwar an einem mCFET-Testaufbau demonstriert, der Prozessablauf gilt jedoch als grundsätzlich übertragbar und soll sich auch auf sCFET-Bauelemente anwenden lassen.
Neuartiger dipolbasierter Gate-Stack zur Anpassung der Schwellenspannung: robust und thermisch kompatibel mit CFETs
Gestapelte Nanosheets bilden den Kern sowohl von GAA-Nanosheet- als auch von CFET-Bauelementarchitekturen und dienen dort als Kanäle der aktiven Bauelemente. Die Schwellenspannung (Vt), also die Gate-Spannung, bei der das Bauelement zu leiten beginnt, muss jedoch für die verschiedenen GAA-Nanosheet- oder CFET-Bauelemente nicht gleich sein, selbst nicht innerhalb einer einzigen integrierten Schaltung. Idealerweise kann für die einzelnen Bauelemente jeweils eine geeignete Schwellenspannung gewählt werden, um unterschiedliche Anforderungen – etwa hohe Rechenleistung oder einen extrem niedrigen Energieverbrauch – optimal zu erfüllen.
Der naheliegendste Ansatz für eine solche gezielte Einstellung der Schwellenspannung besteht darin, die Zusammensetzung und Dicke der Gate-Metalle zu verändern und damit die effektive Austrittsarbeit des Gates anzupassen. Bei modernen Nanosheet-basierten Bauelementen ist der Raum zwischen den gestapelten Nanosheets jedoch äußerst begrenzt, sodass nur wenig Spielraum für Variationen der Gate-Metall-Dicke bleibt. Daher muss die Industrie auf andere Ansätze ausweichen, die kein zusätzliches Volumen beanspruchen.
Dipolbasierte Multi-Vt-Einstellung: ein vielversprechender Ansatz Nanosheet-Bauelemente
Die dipolbasierte Multi-Vt-Einstellung hat sich als vielversprechende Alternative erwiesen, die kein zusätzliches Volumen beansprucht. Bei der Dipol-Integration wird ein dipolbildendes Metall wie Lanthan-Atome (La) zwischen die SiO2-Zwischenschicht und die HfO2-High-k-Dielektrikumsschicht des Gate-Stacks eingebracht. Das Shifter-Material bildet an der SiO2/HfO2-Grenzfläche Dipole, die die Schwellspannung des Bauelements beeinflussen. Unterschiedliche Vt-Werte lassen sich durch unterschiedliche Lanthan-Konzentrationen erzielen.
Abbildung 4 – Allgemeines Prinzip des dipolgesteuerten Multi-Vt-Ansatzes für Nanosheet- und CFET-Bauelemente (wie auf der VLSI 2026 vorgestellt).
Dipol-last vs. Dipol-first: hohes thermisches Budget vs. Schäden durch die Strukturierung
Der am häufigsten verwendete Integrationsansatz zum Einbringen von Shifter-Materialien ist der Dipole-Last-Ansatz, bei dem La-Oxid auf der HfO2-High-k-Dielektrikumsschicht aufgebracht wird. Während eines Hochtemperatur-Ausglühschritts diffundiert das Shifter-Material durch die relativ dicke High-k-Schicht in Richtung der HfO2/SiO2-Grenzfläche, um ein Dipol zu bilden. Während dieser Ansatz für CMOS-Bauelemente früherer Generationen gut funktioniert, stellt das hohe thermische Budget für CFET-basierte Bauelemente, die einen Niedertemperatur-Replacement-Metal-Gate-Prozess verwenden, eine Herausforderung dar.
Vor einigen Jahren verlagerte sich der Schwerpunkt von imec daher auf einen Dipole-First-Ansatz. Dabei wird das Shifter-Material direkt auf der SiO2-Schicht abgeschieden, wodurch der Hochtemperatur-Ausglühschritt vermieden wird. Allerdings zeigte sich, dass die Strukturierung der La-Oxid-Shifter-Schicht Schäden an der darunterliegenden SiO₂-Zwischenschicht verursacht und dadurch die Performance des Bauelements beeinträchtigt.
Dipole-Middle-Ansatz: robust und kompatibel mit dem CFET-Fertigungsprozess
Auf dem VLSI Symposium 2026 demonstrierte imec ein neues Gate-Stack-Integrationsschema mit der Bezeichnung »Dipole Middle«, das das Beste aus beiden Welten vereint. Dabei wird der Shifter auf einer ersten, dünnen HfO2-Schicht abgeschieden. Anschließend wird der Shifter während eines moderaten Temperschritts »fixiert«, der ausreicht, damit er durch die dünne High-k-Dielektrikumsschicht diffundiert. Diese dünne HfO2-Schicht schützt zugleich die darunterliegende SiO2-Zwischenschicht während der Strukturierung des Shifters. Nach dem Entfernen des nicht reagierten Shifter-Materials wird eine zweite HfO2-Schicht abgeschieden, gefolgt von einem weiteren Temperschritt. Mit diesem Ansatz lässt sich das gesamte thermische Budget niedriger halten als beim Dipole-Last-Ansatz, insbesondere wenn mehrere Shifter-Materialien integriert werden müssen. Dadurch ist der neue Ansatz zur Gate-Stack-Integration mit mCFET-Bauelementen kompatibel.
Abbildung 5 – Schematische Darstellungen der Integrationsansätze „Dipol zuerst“, „Dipol in der Mitte“ und „Dipol zuletzt“ (wie auf der VLSI 2026 vorgestellt).
Der Dipole-Middle-Ansatz wurde erfolgreich an einem CFET-basierten Testbaustein demonstriert, bei dem ausschließlich die oberen nFET-Bauelemente zur Auswertung elektrisch zugänglich gemacht wurden. Die elektrischen Messdaten zeigten eine geringe, aber konsistente Verringerung der nFET-Schwellenspannung (Vt) um etwa 30 mV im Vergleich zu einer Referenz, bei der das La-Oxid vor dem Lock-in-Schritt entfernt worden war.
Abbildung 6 – (a–b–c) CFET-basierter Testbaustein mit integriertem Dipol-Middle-Ansatz zur Bildung des Gate-Stacks (Scanning-TEM-Bilder und Karten der energiedispersiven Röntgenspektroskopie (EDS)); (d) Darstellung der nach dem Shifter-Lock-in erzielten Verringerung von Vt (wie auf der 2026 VLSI vorgestellt).
Fazit zu Teil I: Verbesserung der CFET-spezifischen Integrationsmodule
Mit einem verbesserten Modul für die Rückseitenkontaktierung und einem CFET-kompatiblen Ansatz zur Einstellung verschiedener Schwellenspannungen zeigen imec gemeinsam mit seinem Partnernetzwerk kontinuierliche Fortschritte bei der Integration von CFET-kritischen Modulen. Diese Integrationsbemühungen sind unerlässlich, um die Einführung von CFET in die Roadmap der Logiktechnologie sicherzustellen – voraussichtlich ab A7.
In Teil 2 werden wir anhand von DTCO-Studien innovative Standardzellenarchitekturen für sCFETs vorstellen, die die Skalierbarkeit von CFETs über mehrere Logik-Knoten hinweg gewährleisten.
Autoren
Cassie Sheng, R&D Process Integration Engineer bei imec: Cassie Sheng ist als Ingenieurin für Prozessintegration in der Forschung und Entwicklung bei imec in Belgien tätig, wo sie seit 2023 arbeitet. Sie erhielt ihren Doktortitel in Materialwissenschaften von der Hanyang-Universität in Südkorea. Vor ihrem Eintritt bei imec konzentrierte sie sich auf neuartige Speicherlösungen auf Basis von Oxidhalbleitern und sammelte bei Lam Research und HiSilicon Branchenerfahrung in den Bereichen Prozessentwicklung und -integration. Bei imec ist sie auf fortschrittliche Logik- und Speicherlösungen für Knoten unter 1 nm spezialisiert. Der Schwerpunkt ihrer Arbeit liegt auf der wegweisenden Integration von komplementären Feldeffekttransistoren (CFET), insbesondere auf Kontaktkonzepten auf der Waferrückseite für die CMOS-Skalierung der nächsten Generation.
Hiroaki Arimura, Principal Member of Technical Staff bei imec: Hiroaki Arimura ist leitender wissenschaftlicher Mitarbeiter bei imec. Er erhielt 2011 seinen Doktortitel an der Universität Osaka. Im Jahr 2009 absolvierte er ein Sommerpraktikum am IBM T. J. Watson Research Center. Er kam 2011 als Postdoktorand in der FEOL-Zuverlässigkeitsgruppe zu imec und wurde 2013 Forscher in der Gruppe für Logikbauelemente. Er hat sich mit der Entwicklung von Metall-/High-k-Gate-Stacks für Kanalmaterialien mit hoher Mobilität wie Ge und SiGe sowie für Speicher-Peripheriebauteile befasst. Derzeit leitet er die Entwicklung von Gate-Stack-Modulen für CFET, wobei sein besonderer Schwerpunkt auf dem Interface-Dipol-Engineering zur Ermöglichung von Multi-Vt liegt.
Naoto Horiguchi, Director CMOS Device Technology bei imec: Naoto Horiguchi ist Direktor für CMOS-Bauelementtechnologie bei imec. Er schloss 1992 sein Studium der Angewandten Physik an der Universität Tokio in Japan ab. Er war bei Fujitsu und an der University of California in Santa Barbara tätig, wo er an der Entwicklung von Bauelementen unter Verwendung von Halbleiter-Nanostrukturen und fortschrittlicher CMOS-Technologie mitwirkte. Seit 2006 ist er bei imec beschäftigt, wo er gemeinsam mit weltweiten Industriepartnern, Universitäten und Forschungsinstituten an der Forschung und Entwicklung fortschrittlicher CMOS-Bauelemente arbeitet. Sein derzeitiger Schwerpunkt liegt auf der Verkleinerung von CMOS-Bauelementen bis hin zum 1-nm-Technologieknoten und darüber hinaus.