Synplify-Premier-9.0 für Virtex-5-Familie von Xilinx optimiert
25. Januar 2008, 13:57 Uhr |
Björn Graunitz, elektroniknet.de
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Robuste FPGA-Designplattform mit integrierten Features
Robuste FPGA-Designplattform mit integrierten Features
Mit Einführung von Synplify-Premier-9.0 bringt Synplicity weitere Features ins Spiel. Zum Beispiel wurde der SynCore-IP-Generator so erweitert, dass jetzt neben RAMs auch FIFOs unterstützt werden.
Weiter ausgebaut wurde auch die Unterstützung für die SystemVerilog-Sprache. Folgende SystemVerilog-Features sind in Release 9.0 enthalten:
- Array Assignments (packed & unpacked)
- Arrays als Argumente für Funktionen, Tasks und Module
- Deklaration in For-Schleifen
- Port-Deklarationen für mehrere Dimensionen
- Default-Argumenttypen
- Argumente nach Namen
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