IDTechEx
Trends in der 2,5- und 3D-Gehäusetechnik
Advanced Packaging gilt als Schlüsseltechnologie für die Halbleiterindustrie. Eine aktuelle Studie von IDTechEx zeigt, welche Technologien sich durchsetzen, welche Herausforderungen bestehen und wie sich der Markt bis 2037 entwickeln dürfte.
Aus der Sicht von IDTechEx sind in der Entwicklung der Gehäusetechnologien auf Basis von 2,5D und 3D-Ansätzen folgende Schlüsseltrends festzustellen:
Die Gehäuse werden größer
Einer der deutlichsten Trends beim Advanced Semiconductor Packaging ist die kontinuierliche Vergrößerung der Package-Fläche. KI- und HPC-Systeme erfordern die Integration einer steigenden Anzahl von Compute-Dies, I/O-Dies und HBM-Speicher-Stacks in einem einzigen Gehäuse, um die Leistung auf Systemebene zu steigern. Daher setzt die Branche zunehmend auf Interposer- und Substratplattformen, die größere Package-Flächen bei gleichzeitig hoher Verbindungsdichte ermöglichen.
Die CoWoS-Roadmap von TSMC verdeutlicht diese Entwicklung. Bereits in diesem Jahr fertigt TSMC die größere CoWoS_L-Plattform in Serie, deren Package-Fläche etwa dem 5,5-Fachen einer Reticle-Fläche entspricht. Sie ist für große Multi-Die-Architekturen mit leistungsstarken Compute-Dies, mehreren I/O-Dies sowie bis zu zwölf HBM3E- beziehungsweise HBM4-Speicher-Stacks ausgelegt. Bis 2027 soll die Skalierung auf etwa das 9,5-Fache der Reticle-Fläche gesteigert werden, um noch größere Compute- und Speicherkonfigurationen ermöglichen.
Mit dieser Entwicklung verändern sich auch die eingesetzten Interposer-Technologien. Vollflächige Silizium-Interposer bilden zwar die Grundlage der aktuellen Generation leistungsstarker KI-Beschleuniger, ihre Skalierbarkeit stößt jedoch ab einer Größe von etwa 3,3 Reticle-Flächen aufgrund von Herausforderungen bei Ausbeute, Kosten und Fertigung an Grenzen. Daher rücken Bridge-basierte Architekturen und glasbasierte Plattformen zunehmend in den Fokus, um die 2,5D-Integration weiter auszubauen, ohne auf vollflächige Silizium-Interposer angewiesen zu sein.
Dieser Skalierungstrend verändert auch die eingesetzten Interposer-Technologien. Durchgehende Silizium-Interposer haben die aktuelle Generation von Hochleistungs-KI-Beschleunigern unterstützt. Doch ihre Skalierbarkeit ist aufgrund von Herausforderungen hinsichtlich Ausbeute, Kosten und Herstellbarkeit jenseits einer etwa 3,3-fachen Retikel-Größe begrenzt. Infolgedessen gewinnen brückenbasierte Architekturen und glasbasierte Plattformen an Bedeutung, da die Branche bestrebt ist, die 2,5D-Integration auszuweiten, ohne auf durchgehende Silizium-Interposer angewiesen zu sein.
Panel-Level-Packaging
Panel-Level Packaging gilt als vielversprechender Ansatz, um größere und kostengünstigere Advanced-Packages herzustellen. Durch den Wechsel von runden Wafern zu rechteckigen Panels lässt sich die verfügbare Fläche besser ausnutzen. Dadurch steigt der Durchsatz, während gleichzeitig die Packaging-Kosten pro KI-Beschleuniger sinken.
Der Übergang ist jedoch technisch sehr anspruchsvoll. Mit der Vergrößerung der Panel-Formate – von frühen Entwicklungsformaten mit etwa 310 × 310 mm auf Formate von 510 × 515 mm oder sogar 620 × 750 mm – wird die Fertigung zunehmend komplexer.
Zu den zentralen Herausforderungen zählen die Beherrschung des Materialverzugs (Warpage), die Fertigung immer feinerer RDL-Strukturen (Redistribution Layer), die Sicherstellung hoher Ausbeuten, die Standardisierung der Prozesse, ein effizientes Wärmemanagement sowie eine gleichmäßige Prozessqualität über die gesamte Panelfläche. Diese Faktoren wirken sich direkt auf die Ausbeute, die Zuverlässigkeit der Verbindungen und die Fähigkeit aus, Redistributionsstrukturen mit feinem Rasterabstand wirtschaftlich herzustellen. Ob sich Panel-Level Packaging kommerziell durchsetzt, hängt daher maßgeblich davon ab, ob sich die Vorteile der großflächigen Fertigung in stabile Produktionsprozesse mit hohen Ausbeuten umsetzen lassen.
Glas-Interposer und Substrate mit Glaskern
Glas entwickelt sich zunehmend zu einer Schlüsseltechnologie für das Advanced Packaging der nächsten Generation. Grund dafür sind die Grenzen sowohl organischer Substrate als auch siliziumbasierter Interposer. Organische Substrate sind zwar etabliert und kostengünstig, stoßen jedoch mit zunehmender Package-Größe insbesondere bei feinen Leiterbahnstrukturen und der Beherrschung des Materialverzugs (Warpage) an ihre Grenzen. Siliziumbasierte Interposer ermöglichen zwar eine hohe Verbindungsdichte, ihre Skalierbarkeit wird jedoch durch die maximale Reticle-Größe, die Waferausnutzung und die Kosten begrenzt – insbesondere bei den immer größeren Packages für KI-Beschleuniger.
Glas könnte hier einen Mittelweg bieten. Das Material unterstützt feine Leiterbahnstrukturen, bietet Vorteile wie einen anpassbaren thermischen Ausdehnungskoeffizienten und eignet sich für die Verarbeitung auf großformatigen Panels. Allerdings befindet sich glasbasiertes Packaging noch in einem frühen Stadium der Markteinführung. Entscheidend ist nicht nur, ob Glas überzeugende elektrische und mechanische Eigenschaften bietet, sondern auch, ob sich die Fertigungsprozesse zuverlässig skalieren lassen und das industrielle Ökosystem für eine Produktion in hohen Stückzahlen bereit ist.
Auf der Fertigungsseite bestehen weiterhin Herausforderungen bei der Herstellung von Durchkontaktierungen durch Glas (TGVs), der Metallisierung, der Handhabung großformatiger Panels, der Inspektion, der Beherrschung des Materialverzugs (Warpage), der Zuverlässigkeitsqualifizierung und der kosteneffizienten Produktion. Darüber hinaus hängt eine breite Markteinführung davon ab, dass Materiallieferanten, Ausrüstungshersteller, Substratproduzenten, Foundries, OSAT-Anbieter sowie Anbieter von Designwerkzeugen glasbasierte Packaging-Technologien in der Serienfertigung unterstützen.
Hybrid-Bonding
Im Vergleich zu herkömmlichen, auf Mikrobumps basierenden Verbindungen ermöglicht das Kupfer-Kupfer-Hybrid-Bonding einen kleineren Verbindungsabstand, geringere parasitäre Widerstände und Kapazitäten sowie eine höhere Dichte vertikaler Verbindungen zwischen gestapelten Dies.
Die Technologie wird bereits in mehreren High-End-Produkten eingesetzt. Beispiele hierfür sind der 3D-V-Cache von AMD, bei dem SRAM-Dies auf CPU-Dies gestapelt werden, sowie die MI300-Serie, die ebenfalls Hybrid-Bonding-Technologie nutzt, um CPU-/GPU-Tiles auf I/O-Chips zu stapeln. Auch Intel setzt seine eigenen 3D-Hybrid-Bonding-Technologien für Server-CPUs der nächsten Generation ein.
Über das Stapeln von Logikschaltkreisen hinaus wird erwartet, dass das Hybrid-Bonding für Speicher zunehmend an Bedeutung gewinnt. Mit HBM-Speicherstapeln jenseits von 16-Hi- und 20-Hi-Konfigurationen stoßen herkömmliche Verfahren zum Stapeln und Verbinden der Dies zunehmend an Grenzen – insbesondere hinsichtlich der Verbindungsdichte, der Stapelhöhe und der Wärmeableitung.
Hybrid-Bonding spielt noch in einem anderen Bereich eine wichtige Rolle: Bei Co-Packaged-Optics kann die Technologie genutzt werden, um elektronische und photonische ICs direkt miteinander zu verbinden.
Co-Packaged-Optics
Co-Packaged-Optics (CPO) entwickelt sich zu einer wichtigen Packaging-Technologie für die nächste Generation an Rechenzentren, die eine höhere Bandbreite und größere Energieeffizienz benötigen. Bei herkömmlichen, steckbaren optischen Modulen befindet sich die optische Einheit an der Frontseite des Systems und ist über lange Kupferbahnen auf der Leiterplatte mit dem Switch-ASIC verbunden. Mit steigender Switch-Bandbreite stoßen diese elektrischen Verbindungen zunehmend an ihre Grenzen hinsichtlich Signalverlusten, Leistungsaufnahme, Steckverbinderdichte und thermischer Belastbarkeit. Ähnliche optische I/O-Konzepte werden auch für Beschleunigersysteme untersucht, bei denen optische Engines näher an GPUs oder andere Rechen-Dies integriert werden könnten.
In CPO-Architekturen der ersten Generation können optische Engines mittels 2,5D-Verpackung auf demselben Package-Substrat wie der Hauptrechner- oder Switch-Chip integriert . Dadurch verkürzen sich die elektrischen Weglängen von mehreren zehn Zentimetern auf wenige Millimeter. Zukünftige CPO-Architekturen könnten die Verbindungen noch weiter verkürzen, indem optische Engines gemeinsam mit dem Rechen-Chip auf einem Interposer untergebracht werden.
Advanced Semiconductor Packaging spielt daher eine zentrale Rolle bei CPO. Es ermöglicht eine hochdichte elektrische Verdrahtung, kurze Verbindungen zwischen Die und optischer Engine sowie die Integration elektronischer und photonischer integrierter Schaltungen (EICs und PICs), von Interposern, Redistribution Layers und Faseranschlussstrukturen. Allerdings steigen damit auch die Herausforderungen an das Packaging. Die präzise optische Ausrichtung, geringe Kopplungsverluste zwischen Glasfaser und Chip, das Wärmemanagement, die Testbarkeit und Reparaturfähigkeit, hohe Montageausbeuten sowie die Langzeitzuverlässigkeit zählen weiterhin zu den größten Hürden für eine breite Markteinführung.