Markt & Technik

Cadence Design Systems

Verification-IP für PHYs unterschiedlicher Protokolle

Das neue PHY-VIP von Cadence Design Systems ermöglicht die Verifikation des physikalischen Layers von Protokollen wie PCIe 5.0, USB3/4, DDR5, LPDDR5, HBM sowie MIPI CSI-2 und DSI 2.0.

Personal Computing Devices

COVID19 drückt Computermarkt

Wegen des COVID19-Ausbruchs wird laut IDC der Verkauf von Personal Computing Devices…

All About Automation Friedrichshafen

Verschiebung wegen des Coronavirus

Die für den 4. und 5. März geplante Automatisierungs-Regionalmesse »All About Automation…

Hochvolt-Batterien

HV-sichere Temperaturmessung

Der Messtechnik-Spezialist CSM hat ein digitales Temperaturmesssystem entwickelt, mit dem…

UBF EDV Handel u. Beratung J. Fischer

Switches und Injektoren für besondere Einsatzbedingungen

Was tun, wenn für die einspeisenden Geräte (PSEs) zur Betriebsstromversorgung von…

Toshiba Electronics Europe

Neuer HF-SOI-Prozess verbessert HF-Schalter und LNAs

Toshiba Electronics Europe hat mit dem TaRF11 einen neuen HF-SOI-Prozess (Silicon On…

IoT-Herausforderungen meistern

Sicherheit für vernetzte Geräte

Auf Grundlage der Isolation von Hardware-Bereichen ermöglicht ARMs TrustZone-Technologie…

Save the date

Neuer Termin für die Light + Building

Die Messe Frankfurt hat den neuen Termin für die Light + Building bekannt gegeben. Geplant…

Release Candidate beschlossen

Standard für Einlötmodule geht auf Zielgerade

Die SGET hat sich im Prinzip auf einen Standard für CPU-Einlötmodule geeignet: »Open…

ISSCC 2020

Aktiv, nicht passiv!

Die diesjährige ISSCC in San Francisco stand unter dem Motto „Integrierte Schaltungen…