Kostengünstige Back-End-Fertigung
TSMC entwickelt Panel-Level-Packaging für KI-Chips
Wegen des anhaltend starken Bedarfs an KI-Chips treibt TSMC die Entwicklung von Panel-Level-Packaging-Techniken voran, mit deren Hilfe sich komplexe, aus mehreren ICs aufgebaute Chips kostengünstig herstellen lassen.
Denn die bisher vorwiegend verwendete Wafer-Level-Packaging-Technik nutzt 300-mm-Kunststoffwafer, in die die ICs nach der Vereinzelung aus den Wafern der Front-End-Fertigung integriert werden, um sie auch durch das Back-End im Verbund durchzuschleusen und damit pro Einheit kostengünstiger zu verarbeiten, als das mit einzelnen Chips möglich wäre. Dieser Vorteil wäre noch viel größer, wenn statt runde 300-mm-Wafer-Substrate größere rechteckige Panels eingesetzt würden. Denn auf der größeren Fläche könnten noch deutlich mehr Chips parallel verarbeitet werden.
Die eigene Panel-Level-Technik nennt TSMC »Chip-on-Panel-on-Substrate«, kurz CoPoS. Die Marktforscher von TrendForce zitieren Presseberichte, nach denen TSMC die erste Pilotlinie 2026 in Betrieb nehmen will, die Massenproduktion soll 2029 anlaufen.
MoneyDJ berichtet, dass Nvidia der erste Großkunde sei, der die mit Hilfe von CoPoS gefertigten High-End-KI-Chips beziehen werde. Economic Daily News schreibt, dass es sich bei CoPoS um eine Weiterentwicklung des CoWoS-R- und der CoWoS-L-Prozesse handele. Mit Hilfe des ersten fertigt TSMC Chips für Broadcom mit Hilfe von CoWoS-L für Nvidia und AMD.
Die Substrate, die TSMC benutzt, seien 310 mm x 310 mm groß. Weil sich die rechteckige Fläche besser nutzen lässt, würden die Ausbeuten und die Kosten gegenüber den runden Wafer-Substraten sinken.