Halbleiter

Reine Nervensache – Timingabschluss beim FPGA-Design

Gerade das Herbeiführen der »Timing Closure« nimmt, abgesehen von der Verifikation, die meiste Zeit beim FPGA-Design in Anspruch. Dieser häufig sehr iterative Prozess verleiht jedem einzelnen Signalweg im Design das erforderliche Timing und kann zum…

Synopsys will Synplicity

EDA-Hochzeit: Synopsys will Synplicity übernehmen. Die Genehmigungen der Behörden und die…

MathWorks: EDA-Simulator für VCS-MX von Synopsys

Mit dem EDA-Simulator Link-DS präsentiert MathWorks eine Software, die eine Schnittstelle…

SRAM mit 64 MBit

Renesas stellt zwei neue SRAM-Familien mit einer Kapazität von 32 und 64 MBit vor. Beide…

TSMC fertigt in 40 nm

Der taiwanesischen Foundry ist es gelungen, ihre Prozess-Technologie noch weiter…

Version 2.0 von PowerPro-CG auf dem Markt

Mit der Version 2.0 der RTL-Power-Optimierungs-Lösung PowerPro-CG des amerikanischen…

Xyalis eröffnet Geschäftsstelle in Nordamerika

Der französische EDA-Spezialist Xyalis eröffnet eine Geschäftsstelle in San Jose,…

Microsoft und Intel forschen gemeinsam an Multicore-Anwendungen

Nachdem die Computer mit Multicore-Prozessoren in eine neue Entwicklungsstufe eingetreten…

HiFi-2-Audio-Engine um Multi-Channel-Decoder erweitert

Tensilica hat seine HiFi-2-Audio-Engine um die MPEG4-AAC-LC- und aacPlus-(v1 und…

NAND-Flash-Speicher richtig ausgewählt

Besonders in mobilen Embedded Systemen kommt NAND-Flash-Speicher sehr häufig zum Einsatz.…