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Neue Herausforderungen für die EDA-Industrie

9. Juni 2008, 14:10 Uhr | Heinz Arnold, Markt&Technik

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Neue Herausforderungen für die EDA-Industrie

Wer so souverän über bevorstehende Brüche im Design-Flow redet, dürfte auf kommende Ereignisse vorbereitet sein. Auf die Frage, welches denn wohl die nächste Start-up-Firma wäre, deren Tools die Brücke über den kommenden Bruch schlagen könnten, hat Rhines spontan eine Antwort bereit: »Sierra Design Automation «, um nachzusetzen: »die wir im vergangenen Juni übernommen haben«. Zu den Tools von Sierra, für die Mentor 90 Mio. Dollar bezahlt hatte, gehören die Pinnacle Adaptive Variability Engine und das Place&Route-System Olympus, das gleichzeitig die Probleme der Prozessvariationen in der Lithografie, der Eckpunkte und der Design-Modes angeht. In Kombination mit den Physical- Verification- und DFM-Tools von Mentor stünde damit ein Design-to-Fab-Flow zur Verfügung, der mit Dutzenden von Prozesseckpunkten und verschiedenen Modes zurecht käme. Das führe in 65- und 45-nm-Designs zu schnellen Ergebnissen.

Wo liegen heute die Probleme, die zu einem erneuten Bruch im Design-Flow führen könnten? Rhines sieht deren drei: Variationen, Low-Power und riesige Datenbasen. Der letztgenannte Punkt hat es in sich: Wenn ein IC in drei Modes (aktiv, standby, sleep) arbeitet und beispielsweise Maximal- und Minimalwerte von Widerständen und Kapazitäten über die Temperatur und viele weitere Parameter geprüft werden sollen, dann führt das schnell zu einer riesigen Anzahl von Eckpunkten, die simultan optimiert werden müssten. »Die heutigen Tools arbeiten aber die Eckpunkte hintereinander ab, das sieht nach einem neuen Bruch aus«, so Rhines. Low Power ist ein weiterer Kandidat. Das Unified Power Format sei ein Schritt in die richtige Richtung gewesen, es sei ausgereift, und es werde von verschiedenen EDAFirmen unterstützt. »Aber es muss mehr geschehen, als nur bestimmte Sektoren auf dem Chip ein- oder abzuschalten«, erklärt Rhines. »Auf der Systemebene lässt sich die Leistungsaufnahme noch um Größenordnungen reduzieren.« ESL sei hier ein guter Ansatz, damit könnte man bei vielen Optimierungsprozessen mit hoher Wahrscheinlichkeit nicht nur irgendein lokales, sondern ein globales Minimum/Maximun treffen. Was er ebenfalls als eine große Herausforderung ansieht, ist das Leiterplatten-Layout: »PCBs mit mehr als 40 Lagen und Übertragungsraten von 10 GBit/s erfordern komplexere Router als im IC-Design.«