Synplify-Premier-9.0 für Virtex-5-Familie von Xilinx optimiert
Fortsetzung des Artikels von Teil 3
ASIC-Prototyping mit FPGAs
ASIC-Prototyping mit FPGAs
ASIC-Designer sind zunehmend auf FPGAs angewiesen, wenn sie ihre Designs in Teilabschnitten einem Prototyping unterziehen möchten. Die Synplify-Premier-Plattform ist eine Synthese- und Verifikations-Umgebung, die eine FPGA-Implementierung aus dem für das ASIC geschriebenen HDL-Code generieren kann.
Außerdem nimmt sie eine automatische Gate-Clock-Konvertierung für generierte Takte und DesignWare-Komponenten von Synopsys vor. Während Synplify-Premier das Prototyping mit einzelnen FPGAs unterstützt, lassen sich mit dem Prototyping-Produkt Certify-RTL von Synplicity Prototypen aus mehreren FPGAs erstellen.
Synplify-Premier-9.0 ist umgehend lieferbar und kostet ab 54.000 US-Dollar. Anwender der Synplify-Premier-Software mit gültigem Wartungsvertrag erhalten das Release 9.0 kostenlos. Designer, die an der Teilnahme des Beta-Programms interessiert sind, wenden sich an ihren zuständigen Synplicity-Vertriebsrepräsentanten.
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