Synopsys: Schnellere phaysikalische Verifikation
Der EDA-Spezialist Synopsys hat mit dem IC-Validator eine DRC/LVS-Lösung zur In-Design-Physical-Verification und zum Signoff komplexer 45-nm-Designs und darunter vorgestellt, mit dem sich der Zeitaufwand signifikant verringern lassen soll.
Der IC-Validator ist produktionsreif und wurde bereits von TSMC in deren EDA-Qualifizierungsprogramm für Design-Rule-Checking/Layout-Verification-Signoff (DRC/LVS) ab 28 nm aufgenommen. »Wir haben während der Entwicklung des IC-Validators eng mit Synopsys zusammengearbeitet und ihn in unser 28-nm-EDA-Qualifizierungsprogramm integriert«, berichtet S. T. Juang, Senior Director der Abteilung Design-Infrastructure bei TSMC.
Gängige Ansätze beim physikalischen Entwurf lassen sich als »implementieren, dann verifizieren« bezeichnen und resultieren meist in mehrfachen Iterationen zwischen Entwurf und Signoff. Bei Prozessen wie 45 nm und darunter kann dieser Ansatz zu langsam sein und die Design-Konvergenz kompliziert gestalten, weil Layout-Korrekturen die Entwurfsziele wie Chipfläche, Timing und Power beeinflussen können. Die In-Design-Physical-Verification integriert sämtliche Constraints der physikalischen Verifikation in die Entwurfsphase wodurch eine sauberes Layout sichergestellt ist. Mit In-Design-Verification lassen sich spezifische Fehler und ausgewählte Layout-Bereiche inkrementell adressieren, was zu einer Verkürzung der Gesamt-Entwurfszeit führt. Ferner kann IC-Validator Design-Rule-Verletzungen innerhalb des globalen Entwurfskontextes automatisch erkennen und beheben. Operationen, die typischerweise während der physikalischen Verifikation ausgeführt werden, wie beispielsweise Metal-Fills, können zusätzliche Designänderungen auslösen, um Timing-Closure zu erreichen. Im Zusammenwirken mit IC-Compiler reduziert der In-Design-Flow von IC-Validator die Anzahl solcher Iterationen, weil Timing-Driven-Metal-Fill in Signoff-Qualität bereits während der Entwurfsphase stattfindet.
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