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Verifikation von Mixed-Signal-Chips mit AMS-Ultra-Modus

Ein Diplomat zwischen allen Fronten

11. Januar 2007, 9:58 Uhr | Olaf Zinke

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Fortsetzung des Artikels von Teil 2

Sign-off-Verifikation des vollständigen Chips

Der allerletzte Simulationsschritt vor dem Tapeout wird als letzter Verifikationsschritt zumeist noch außerhalb des eben beschriebenen Mixed-Signal-Designzyklus durchgeführt. Die meisten Entwicklungsteams führen keine Bottom-up-Verifikation durch, da diese die Erstellung von Verhaltensmodellen für die analogen Designblöcke voraussetzt. Diese müssen vollständig charakterisiert werden, um exakt das Verhalten der jeweiligen Implementierung widerzuspiegeln. Dabei sollten sie sich mit viel höherer Geschwindigkeit simulieren lassen und hinsichtlich der Kapazität im Bereich eines konventionellen SPICE-AMS-basierenden Simulators liegen. Aufgrund der relativ hohen Investitionskosten für die Modellierungsressourcen und der immer noch oftmals fehlenden praktischen Erfahrungen mit Verilog-AMS und VHDL-AMS werden bei der abschließenden Verifikation zumeist Analog- und Digitalteile getrennt verifiziert.

Eine gängige Praxis zur Verifikation des Digitalteils in Verilog oder VHDL ist der Einsatz digitaler Pseudomodelle für die analogen Blöcke. Diese Verifikationsstrategie lässt sich natürlich nicht in allen Fällen anwenden – beispielsweise bei A/D-Rückkopplungsschleifen (PLLs) –, und auch Verbindungsfehler lassen sich so im Design nicht entdecken.

Der analoge Teil wird mit dem FastSPICE-Simulator verifiziert. Der Cadence-FastSPICE-Simulator Virtuoso UltraSim eignet sich darüber hinaus für die Einbindung von Verilog-A-Modellen. Durch den Einsatz der analogen Mixed-Level-Simulation kann die Geschwindigkeit der analogen Verifikation erhöht werden.

Wird diese für die Verifikation eines Mixed-Signal-Designs genutzt, so lässt sich der digitale Teil des Chips durch Testvektoren, Verilog-A- oder C-Pseudo-Modelle darstellen. Für das Design bedeutet dies, dass analoge und digitale Anteile getrennt Pseudomodelle erstellt oder Modelle in anderen Sprachen geschrieben werden müssen. Mixed-Signal-Testbenches sind aufzuteilen oder vollkommen zu überarbeiten, und Testvektoren sind zu generieren. Dies ist nicht nur mit viel Arbeit verbunden, es bedeutet vielmehr auch, dass Verbindungsfehler höchstwahrscheinlich nicht erkannt werden.

Der AMS-Ultra-Simulationsmodus des Virtuoso AMS Designer Simulator berücksichtigt diese Aspekte. Er ist hinsichtlich des Setups, der Anwenderschnittstellen und der Hauptfunktionalität kompatibel zum Spectre-basierenden AMS-Spectre-Modus des Simulators. Dieser wird normalerweise für das sprachbasierende Top-down-Design genutzt. Durch diese Kompatibilität lässt sich ein nahtloser Übergang zwischen der Designentwicklung und der letzten Verifikation erreichen. Die neue VHDL-AMS-Sprachunterstützung vervollständigt diese Kompatibilität. Das Simulations-Setup – einschließlich der Verhaltensmodelle und der Testbenches – kann direkt in diesem Verifikationsschritt wiederverwendet werden. Zusätzlich sorgt die Lösung dafür, dass das schaltplanbasierende Design in ein skriptbasierendes Verifikations-Setup umgesetzt wird und für eine lokale oder eine Batch-Verarbeitung genutzt werden kann.

Der Virtuoso AMS Designer Simulator ist als Single-Kernel-Mixed-Signal-Simulator auf der Basis bewährter analoger und digitaler Simulationstechnologie konzipiert. Er bietet die notwendige Flexibilität für heutige SoC-Designs, um IP von unterschiedlichen Quellen und in unterschiedlichen Formaten kombinieren zu können. Schaltpläne und Textbeschreibungen werden im Virtuoso AMS Designer Simulator gleich behandelt. Er ist mehrsprachig und akzeptiert Beschreibungen in den Hochsprachenformaten von Verilog-AMS, VHDL-AMS, Verilog-A, Verilog und VHDL sowie in verschiedenen Netzlistenformaten wie SPICE und Spectre (oder auch eine Mischung dieser Sprachen und Formate). Durch die integrierte Unterstützung der System-Level-Sprachen SystemC und SystemVerilog und die zusätzlichen Co-Simulationsmöglichkeiten mit den System-Level-Simulationswerkzeugen Matlab/Simulink und Signal Processing Workbench (SPW) wird ein nahtloser Übergang von der Untersuchung auf System-Level zu einem Top-down-Design auf Schaltungsebene sichergestellt.