40-nm-FPGAs mit Embedded-Transceivern
Datenraten bis zu 8,5 Gbit/s
Fortsetzung des Artikels von Teil 1
Datenraten bis zu 8,5 Gbit/s
Die Stratix-IV-GX-FPGAs bieten eine Funktion, die „eingebautes Oszilloskop“ genannt wird. Mit diesem können Signal- und Jittermessungen direkt an den verschiedenen Signalknoten eines Transceivers vorgenommen werden. Signal- und Jitter-Informationen, die nicht mit externen Geräten gemessen werden können, sind sehr wichtig für die Empfänger-Equalization, Diagnose der Taktrückgewinnung, Fehlersuche sowie die Bewertung und Verifizierung der Verbindung. Die integrierte Oszilloskop-Funktion kann z.B. die effektive Augenöffnung am Empfänger messen und darstellen. Diese Information kann nicht nur dafür genutzt werden, um die Signalbedingungen am Empfänger darzustellen, sondern auch für den Abgleich der Entzerrung – eine Aufgabe, die durch externe Messgeräte nicht bewerkstelligt werden kann. Da das interne Oszilloskop keine speziellen oder festen Datenmuster benötigt, ist es auch ideal für das System-Debugging im Feld oder für die „Life“-Überwachung des Datenverkehrs.
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Jitter und Rauschen
Während ein effizienter Sender so wenig wie möglich Jitter und Rauschen produzieren sollte, wünscht man sich auf der Empfängerseite eine möglichst große Toleranz gegenüber Störungen durch Jitter und Rauschen. Die beiden wichtigsten Subsysteme beim Test eines Empfängers sind die Taktrückgewinnung und die Equalization. Um zu verifizieren, ob die CRC am Empfänger ein ausreichend gutes Jitter-Verhalten hat, wird meist eine Jitterfrequenz- oder Toleranz-Maske verwendet, die im Allgemeinen durch einen Standard definiert ist.
Das hybride CRC-Design der Stratix-IV-GX-FPGAs gewährleistet eine hohe Jitter-Toleranz. Wenn auch die anderen Teile des Verbindungssystems die Spezifikationen erfüllen, dann ermöglichen die Schaltkreise eine BER von besser als 10–12.
Angesichts der Vielfalt von Backplanes auf dem Markt sind unzählige unterschiedliche Einstellungen erforderlich. Dadurch ist eine adaptive Entzerrung für jede Backplane erforderlich. Die neuen FPGAs stellen hierfür einen kompletten Satz an Einstellungen bereit für die End-to-End-Equalization. Neben der Preemphasis-Equalization auf der Senderseite bieten die Empfänger lineare CTLE, ADCE und DFE (Decision Feedback Equalizer). Damit wird ein breites Spektrum an Materialien und Reichweiten abgedeckt.
Die BER des gesamten Verbindungssystems hängt vom Jitter, Rauschen und Signal-Verhalten der Subsysteme ab, also von Sender, Kanal und Empfänger. Indem die Stratix-IVGX-Transceiver die Anforderungen an Jitter und Rauschen deutlich übertreffen, kann das Systemdesigns entweder kostengünstiger oder für eine noch höhere Systemleistung mit einer BER von z.B. 10–15 bemessen werden. fr
Literatur
[1] Produkte und Entwicklungen von Altera: http://www.altera.com
 | Dr. Mike Peng Li |
Zunächst arbeitete er als CTO bei der Wavecrest Corporation, wo er die komplette Technik-Strategie für die Firma entwickelte. Im Jahr 2007 wechselte er zu Altera, wo er als Principle Architect die Themen Jitter, Rauschen sowie Hochgeschwindigkeits-Verbindungen und SERDES-Architekturen betreut. mpli@altera.com | |
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