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C/C++-Toolchain für RISC-V

23. Mai 2019, 9:59 Uhr |

Die IAR Workbench unterstützt jetzt auch den 32-bit-Befehlssatz der RISC-V-Architektur.

Die IAR Workbench unterstützt ab sofort die 32-bit-RISC-V-Kerne. Auch für die Weiterentwicklung der RISC-V-Unterstützung hat IAR schon eine Roadmap.

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Die erste Version der IAR Embedded Workbench für RISC-V bietet Unterstützung für RV32 32-Bit-RISC-V-Kerne und Erweiterungen. Zukünftige Versionen werden Unterstützung für 64 bit und den kleineren RV32E-Basisbefehlssatz sowie funktionale Sicherheitszertifizierung und Sicherheitslösungen beinhalten.

Laut IAR zeichnet sich die Workbench durch eine Optimierung aus, die besonders kompakten Code erzeugt. Dadurch wird der knappe Speicher von Embedded-Controllern effizient genutzt. Die Optimierungtechnik des IAR C/C++-Compilers steht nun auch für die RISC-V-Architektur zur Verfügung.

Um die Codequalität zu gewährleisten, enthält die Toolchain C-STAT für die integrierte statische Codeanalyse. C-STAT unterstützt die Einhaltung spezifischer Standards wie MISRA C:2004, MISRA C++:2008 und MISRA C:2012 und deren Nachweis, sowie die Erkennung von Fehlern, Bugs und Sicherheitsschwachstellen im Sinne der Common Weakness Enumeration (CWE) und eines Subsets von CERT C/C++.

Der in der IAR Embedded Workbench enthaltene C-SPY Debugger erlaubt eine Steuerung und Überwachung der Anwendung in Echtzeit. Sein Simulator enthält vollständige Debugging-Funktionen auch ohne Zugriff auf die Hardware. Für das In-Circuit-Debugging bietet IAR Systems die Probe »I-jet«.