Produkt

IP-Cores

Cadence Design Systems

Verification-IP für PHYs unterschiedlicher Protokolle

Das neue PHY-VIP von Cadence Design Systems ermöglicht die Verifikation des physikalischen Layers von Protokollen wie PCIe 5.0, USB3/4, DDR5, LPDDR5, HBM sowie MIPI CSI-2 und DSI 2.0.

Semico Research

RISC-V bricht alle Rekorde

In einer neuen Analyse von Semico Research zu RISC-V heißt es: Alleine im…

Anforderungen krempeln Prozesse um

IC-Design im KI-Zeitalter

Warum die Übernahme von Mentor durch Siemens für 4,5 Mrd. Dollar sinnvoll war und was…

处理器 IP 验证

测试 RISC-V 处理器核心的符合性 

通过 RISC-V 验证应用程序，OneSpin Solutions 提供了一个工具来验证 RISC-V-IP 的实现情况 — 以确保完全符合指令集架构 (ISA)。

RISC V

Qualcomm investiert in SiFive

Der RISC-V-Prozessorspezialist SiFive hat in einer neuen Finanzierungsrunde 65,4 Mio.…

Mess- und Prüftechnik / HF-Systemdesign

SystemVUE versus LabVIEW Communications

Mit der Fixierung von 3gpp Release 15 bewegt sich die 5G-Technologie aus der Forschung hin…

Verifikation von Prozessor-IP

RISC-V-Prozessorkerne auf Konformität testen

Mit der RISC-V Verification App bietet OneSpin Solutions ein Werkzeug zum Verifizieren von…

Processor IP Verification

Testing RISC-V Processor Cores for Conformity

With the RISC-V Verification App, OneSpin Solutions provides a tool for verifying RISC-V…

Open Source Hardware

RISC-V-Workshop an der ETH Zürich

Vom 11. bis 13. Juni veranstaltet die RISC-V Foundation einen RISC-V-Workshop in Zürich,…

Neue Familie von RISC-V-Prozessoren

Hohe Nachfrage nach RISC-V-Cores in 2018

Seine neue RISC-V-Prozessorenfamilie konnte Andes Technology bereits kurz nach ihrer…