SoC-Entwicklung - Was gibt's Neues?
Fortsetzung des Artikels von Teil 1
SoC-Entwicklung - Was gibt's Neues?
Neue Werkzeuge erlauben angemessene Modellierungsgenauigkeit bereits in einem frühen Stadium der Designanalyse. Diese können auch die Power-Informationen auf die TLM-Ebene (Transaction-Level-Modeling) abbilden und so die Verifikationsleistung verbessern. Gleichzeitig behalten sie die Genauigkeit der Modellierung bei. Auf diese Weise werden Power und Leistungsfähigkeit für die Designoptimierung unzertrennlich.
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Fertigungsgerechtes Design
Auch am Backend des Design-to-Fabrication-Flows von Nanometer-ICs gibt es bedeutende Entwicklungen. Dies liegt an der Tatsache, dass bei 45 nm der klassische EDA-Tool-Flow für physikalisches Design und Verifikation an seine Grenzen stößt. Die drei Hauptschuldigen sind:
- Höhere Empfindlichkeit bezüglich der Variabilität des Fertigungsprozesses.
- Eine Explosion in der Anzahl der »Ecken«, die für die Optimierung eines physikalischen Designs zu analysieren sind.
- Die schiere Größe und Komplexität von Designs, die die Vorteile der 45-nm-Technologie nutzen.
Der Einfluss dieser Faktoren ist nicht auf bestimmte Werkzeuge begrenzt, sondern reicht über den gesamten Flow, von Place-and-Route über die Verifikation, Extraktion, DFM-Erweiterung und Computer-Lithographie bis hin zur Maskenherstellung. Das hat zur Folge, dass solche ICs zum Erreichen des Design-Abschlusses, Tape-Out und Ramp-to-Yield länger brauchen.
Traditionelle P&R-Werkzeuge (Place-and-Route) stoßen bei 45 nm meist an ihre Grenzen. Die Anzahl der Randbedingungen, die ein Design erfüllen muss, steigt von einer Hand voll bei 90 nm bis zu Dutzenden bei 45 nm. Gleichzeitig wächst gemäß dem Mooreschen Gesetz die Anzahl der Zell-Instanzen; die Designkomplexität steigt aufgrund mehrerer Modi, zum Beispiel spezielle Zustände und mehrere Takte zum Managen der Leistungsaufnahme. Ebenso gilt es, die Prozessvariabilität zu berücksichtigen, insbesondere während der Implementierung in ein DFM-Modell, so dass die Layouts für die Fertigung optimiert werden können. Eine neue P&R-Architektur ist für Designs mit 150 Millionen oder mehr Gattern erforderlich. Zudem sind neue Timing-Darstellungen und -Engines erforderlich, die simultane Analysen und Optimierungen für alle Modi, Ecken und DFM-Bedingungen ermöglichen.
Der physikalische Verifikationsprozess (Design Rule Check, DRC) hat sich ebenfalls weiterentwickelt. Er enthält nun eine Reihe erheblich erweiterter Designregeln und viele DFM-Prüfungen. Die Architektur der Verifikations-Engine muss diese Ausweitung sowohl bei der Anzahl der Regeln als auch der Anzahl der geometrischen Merkmale handhaben können. Um die erwarteten Turnaround-Zeiten aufrechterhalten zu können, benötigt die DRC/DFM-Engine kompaktere Datenstrukturen und eine effizientere Speichernutzung. Zudem ist es nötig, die Effizienz von Multithreaded-Mehrkernprozessoren sowie verteilten Cluster-Computern effizienter zu verwenden.(mc)
Autor:
Matthias Knoppik
ist Area Director für Zentraleuropa bei
Mentor Graphics
Telefon 089/57 09 60
www.mentor.com/germany/
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