Cadence verbindet formale Analyse mit der Simulation
Mit »Incisive Enterprise Verifier« (IEV) hat Cadence eine integrierte Verifikationslösung vorgestellt, die die formale Analyse mit der Simulation verknüpft. Speziell Fehler in sog. Corner-Cases sollen sich damit leichter finden lassen.
Durch die Integration von Simulations- und formalen Analyse-Möglichkeiten in IEV wird es Ingenieuren ermöglicht, Assertions auf eine neue Art und Weise zu nutzen. »Die in der formalen Analyse verwendeten Assertions können automatisch auch von der Simulations-Engine genutzt werden, um neue Stimuli für das Design zu generieren«, so Wolfgang Stronski,Marketing Direktor von Cadence EMEA. Weiter kann IEV automatisch zwischen der formalen Analyse und der Simulations-Engine hin- und herschalten und somit sowohl die rasche Design-Überprüfung durch eine Simulation, als auch die vollständige Verifikation der formalen Analyse gewährleisten. Dies käme vor allem Anwendern zu Gute, die bislang die formale Verifikation gemieden bzw. nicht eingesetzt haben. Die Design- und Verifikationsingenieure würden einen höheren Nutzen von den Assertions erzielen, da IEV eine leistungsfähige formale Analyse in einer vertrauten Simulationsumgebung ermöglicht.
Durch die straffe Integration der Simulation und der formalen Analyse bietet IEV weit mehr Möglichkeiten als bestehende »hybride« Lösungen von anderen Anbietern. Zu den Merkmalen gehören unter anderem ein einfaches Setup, eine automatische Ausführung bzw. eine genauere Steuerung für erfahrene Anwender, Leistungssteigerung bei Multi-Core-Systemen sowie Debug-Möglichkeiten für Assertions. IEV beinhaltet auch eine Unterstützung für die Verifikationsplanung, eine Regression-Funktion für Server-Farmen und eine Konsolidierung der Metriken aus den Regressionsläufen. Erste Betatests bei Kunden haben laut Stronski eine Zeitersparnis von 20 bis 30 Prozent bei der Verifikation mit IEV gegenüber dem klassischen Ablauf (formale Verifikation dann Simulation) ergeben.
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