Design-Plattform für 45-nm-CMOS

STMicroelectronics hat erste Details seiner 45-nm-CMOS-Design-Plattform für die Entwicklung einer neuen Generation von System-on-Chip-Produkten (SoC) vorgestellt.

Der neue 45-nm-Prozess arbeitet mit „Multiple-Threshold“-Transistoren (Transistoren mit verschiedenen Schwellspannungen) und ist auf eine niedrige Leistungsaufnahme getrimmt. Zudem bietet er verglichen mit Designs auf der Basis von 65 nm eine Halbierung der Chipfläche. Der Prozess ermöglicht darüber hinaus um bis zu 20 Prozent schnellere Chips bzw. reduziert den Leckstrom im Betrieb um die Hälfte. Im „Retention“-Modus geht der Leckstrom sogar um mehrere Größenordnungen zurück. Die letztere Option ist speziell für Designer von portablen Geräten interessant, wo es primär auf eine lange Batterielebensdauer ankommt. Zum Nachweis der Einsatzfähigkeit des 45-nm-Prozesses wurde bereits ein Demonstrator-SoC mit Dual-Core-CPU und Speichersubsystem entwickelt und bis zum Tape-out gebracht.

Der 45-nm-Baukasten ist modular aufgebaut und umfasst folgende Elemente: 193-nm-Immersion-Lithografie, Shallow-Trench-Isolation und Transistor-Stressoren, ausgefeilte Sperrschichtkonstruktionen mit Millisekunden-Annealing sowie Intermetall-Kupfer-Dielektrika mit niedriger Dielektrizitätskonstante zur Reduzierung der Kapazitäten zwischen den Verdrahtungslagen.

Darüber hinaus stehen zwei Zellenbibliotheken zur Auswahl, von denen die eine auf eine hohe Transistorschaltgeschwindigkeit und die andere auf eine geringe Verlustleistung optimiert wurde. Die Core-Versorgungsspannung bewegt sich zwischen 0,9 und 1,1 V. Die Metall-Pitches (Rastermaß) betragen 0,14 mm, wobei sechs bis zehn Metallisierungs-Ebenen realisierbar sind. Die eingebauten Speicher sind von extrem hoher Dichte: z.B. Single-Port-Speicher mit 6T-SRAM-Zellen und einer Fläche von nur 0,25 µm².