Hochgeschwindigkeits-A/D-Wandlern optimal ausnutzen – 1. Teil #####
Fortsetzung des Artikels von Teil 2
Vorsichtsmaßnahme 3: Nicht annehmen, dass Differenzsignale toleranter gegenüber Rauschen machen
Selbst Differenzsignale wie PECL oder CML koppeln sich in Nachbarleitungen ein, wenn sie zu nahe beieinander liegen. Wenn man mit diesen Leitungen Probleme hat, kann man auch direkt auf der Baugruppe Versuche durchführen, mit denen sich feststellen lässt, wie effektiv benachbarte Leitungen gegeneinander isoliert sind. Erforderlich sind dazu nur eine noch nicht bestückte Leiterplatte und ein Netzwerkanalysator. Man speist ein Signal in eine in nächster Nähe zur Taktleitung liegende Leiterbahn ein und führt eine S12-Messung durch, oder man misst am A/D-Wandler die Leistung, die in die Taktleitung eingekoppelt wird. Man kann dabei gezwungen sein, einen Guanella-Balun wie den M/ACOM ETC1-1-13 einzusetzen, um das Single-Ended-Signal in ein differenzielles Signal und für den Analysator wieder zurück zu wandeln, um damit das differenzielle Eingangssignal des A/D-Wandlers zu emulieren. Man muss die beteiligten Leitungen abschließen oder bestimmte Bausteine einschalten, um realistische Messungen für das Übersprechen zu erhalten.
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Ein häufig auftretender Fallstrick ist der Einsatz von Signalintegritäts-Software, die dazu dient, das Übersprechen bei digitalen Signalen vorherzusagen und das Takt-Layout zu validieren. Der Takt eines A/D-Wandlers hat keinerlei Toleranz gegenüber Rauschen. Der akzeptable Wert für Übersprechen von digitalen Leitungen von 3-V-Logik in den Takt liegt bei –100 dB oder darunter. Wenn man fälschlicherweise annimmt, der Takt sei ein digitales Signal, und ihn neben dem Datenbus betreibt, ermöglicht man durch digitale Störsignale eine Phasenmodulation des Taktsignals. Wenn eine Leitung mit minimaler Isolation neben einer anderen verläuft und der Strom in entgegengesetzte Richtung fließt, ähnelt dies dem Aufbau eines Richtkopplers. Die Tatsache, dass eine dieser Leitungen Teil eines differenziellen Paars ist, hat nur geringen Einfluss auf das Signal, das in die näher liegende Leitung des Paares induziert wird. Wenn sie zwischen zwei Masseflächen liegt, kann die Unterdrückung der Interferenz eines nahe gelegenen Signals weniger als 30 dB betragen. In die näher gelegene Leitung wird sogar ein stärkeres Signal induziert, so dass die Unterdrückung minimal ist. Wenn die Taktquelle nahe am FPGA sitzt (was nicht empfohlen wird), sollte die Taktleitung von allen anderen digitalen Leitungen isoliert werden.
Häufig werden bei Taktsignalen potentielle Störsignale in derselben Multilayer-Lage beachtet, nicht aber, dass Störsignale auch aus Lagen über- und unterhalb der Taktleitung kommen können. Dies erscheint zwar selbstverständlich, tritt sehr aber häufig auf und ist eine Art „toter Winkel“ in üblichen CAD-Methoden.
Es dürfen keine Leitungen parallel zu den Taktleitungen ober- oder unterhalb der Taktleitungen führen; dies schließt auch Versorgungsleitungen mit ein. Versorgungs-, Masse- und Taktleitungen zu vermischen, kann ein schwerer und teurer Fehler sein. Eine große Ansammlung von Leitungen, die senkrecht eine benachbarte Lage kreuzen, was bei digitaler Signalisierung üblich ist, kann immer noch in die Taktleitung einkoppeln. Sind die Taktleitungen differenziell, wäre dies ein Gleichtaktsignal, es gibt jedoch Limitierungen für die Gleichtaktunterdrückung in einem Takt-Empfänger. Es ist unrealistisch, mehr als 30 bis 40 dB Gleichtaktunterdrückung bei hohen Frequenzen zu erwarten, und dieser Wert kann sich durch Unsymmetrien im Taktpfad zum A/D-Wandler weiter verschlechtern.
Wenn der Takt in einiger Entfernung vom A/D-Wandler generiert wird, steigt die Wahrscheinlichkeit, digitales Rauschen auf dem Weg zum A/D-Wandler aufzunehmen, drastisch an. Wenn ein einzelner oder eine kleine Gruppe von A/D-Wandlern in ein Design eingebunden sind, sollte die Taktquelle so nahe wie möglich am A/D-Wandler angeordnet sein. Dies sollte natürlich so gemacht werden, dass das Layout oder das thermische Design nicht verschlechtert werden. Wenn es jedoch einen zentral angeordneten Master-Takt gibt, der auf verschiedene Baugruppen verteilt wird, muss man entweder ein Filter dort platzieren, wo der Takt von der Backplane oder über einen Koaxial-Steckverbinder kommt, oder man muss eine PLL zum Vermindern des Jitters einsetzen. Ein solcher Jitter-Verminderer ist gewissermaßen ein sehr enges Bandfilter, das breitbandiges Rauschen unterdrückt. Die Bandbreite der PLL als Filter beträgt notwendigerweise das Doppelte der Bandbreite des Schleifenfilters. Wenn das Taktsignal nur durch weit außerhalb der Bandbreite des Schleifenfilters liegende Störsignale beeinflusst wird, kann es praktikabel sein, es mit einem LC-Filter zu filtern, bevor es zum A/D-Wandler oder Takt-Fan-out-Bauteil gelangt. Eine häufige Rechtfertigung zum Routen von Taktsignalen unter digitalen Signalen ist, dass diese eine sehr geringe Wiederholrate haben oder statisch sind. Wenn sie von einem FPGA, DSP oder einem Mikrocontroller generiert werden, wird stets problematisches Rauschen vorhanden sein. Jedes Signal mit geringer Widerholrate, das durch HF- oder Takt-Erzeugungsschaltungen fließt, sollte bandbreitenbegrenzt sein und tiefpassgefiltert werden. fr
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- Vorsichtsmaßnahme 3: Nicht annehmen, dass Differenzsignale toleranter gegenüber Rauschen machen
