Produktivere FPGA-Programmierung

Xilinx setzt auf neue Entwicklungs-Suite

27. April 2012, 11:49 Uhr | Manne Kreuzer
Tom Feist, Xilinx :»Ein Schwerpunkt der Neuentwicklung unserer Tool-Suite war es, den Design- und IP-Reuse, speziell für gewachsene Lösungen, zu verbessern.«
Tom Feist, Xilinx :»Ein Schwerpunkt der Neuentwicklung unserer Tool-Suite war es, den Design- und IP-Reuse, speziell für gewachsene Lösungen, zu verbessern.«
© Xilinx

Mit »Vivado« bringt Xilinx eine leistungsfähige Design-Suite für die nächsten Generationen seiner »All Programmable«-Bausteinen auf den Markt. Die IP- und System-zentrische Tool-Suite wurde von Grund auf neu entwickelt, um die Integration und Implementierung programmierbarer Systeme um das bis zu Vierfache zu beschleunigen.

Die Vivado-Werkzeuge beschleunigen im Vergleich zur Vorgängerlösung ISE nicht nur die Entwicklung von programmierbarer Logik und I/O, sondern vereinfachen auch die Systemintegration und -Implementierung in Bausteine, die mit der 3D-Stacked-Silicon-Interconnect-Technologie, ARM-Prozessorsystemen, AMS (Analog Mixed Signal) und einem signifikanten Anteil von Halbleiter-IP-Cores (auch von 3rd-Party-Anbietern) aufgebaut sind. Die Design-Suite ist eine integrierte Entwicklungsumgebung (IDE) mit einer vollständig neuen Generation von Werkzeugen, die von System- bis IC-Ebene alle mit einem gemeinsamen, skalierbaren und zentralen Datenmodell und einer gemeinsamen Debugging-Umgebung arbeiten. »Die Vivado-Tools sind das Resultat von Arbeiten, die Xilinx-Ingenieure bereits 2008 begonnen haben«, erklärt Tom Feist, Senior Marketing Director von Xilinx. »Insgesamt sind mehr als 500 Mannjahre in die Entwicklung investiert worden.«

Mit dem Softwareenwicklungs-Framework »Eclipse« als Vorlage ist Vivado eine offene Umgebung geworden, die auf Industriestandards basiert, wie die AMBA4-AXI4-Verbindungsspezifikationen, IP-XACT-IP-Packaging-Metadaten, der Tool-Command-Language (Tcl) und Synopsys Design Constraints (SDC), um das Anpassen des Entwicklungsprozesses an die Bedürfnisse des Anwenders zu vereinfachen. Xilinx entwarf die Vivado-Werkzeuge mit dem Ziel, die Kombination aller Typen von programmierbaren Technologien zu ermöglichen und damit Designs mit bis zu 100 Mio. ASIC-Gattern (Äquivalent) zu realisieren. »In den letzten 12 Monaten wurden die Tools von über 100 Kunden und Mitgliedern des Alliance-Programs getestet, auch von Anwendern unserer auf der Stacked-Silicon-Interconnect basierenden Virtex-7-Bausteine, die eine extrem hohe Kapazität und Bandbreite haben«, erläutert Feist.

Um die Engpässe bei der Integration zu beseitigen, enthält die Vivado-IDE ESL-Entwicklungswerkzeuge (Electronic System Level) zur schnellen Synthese und Verifizierung von auf C basierender algorithmischer IP und auf Standards basierendem Packaging, sowohl von algorithmischer als auch RTL-IP, zur Verbesserung der Wiederverwendung. Hinzu kommen auf Standards basierende IP-Kombination und Systemintegration aller Arten von Systemfunktionsblöcken und der Verifizierung von Funktionsblöcken und Systemen mit dreifach schnellerer Simulation (im Vergleich zum Vorgänger), wobei die Hardware-Co-Simulation eine um das Hundertfache gesteigerte Leistungsfähigkeit bieten soll.

Zur Beseitigung der Engpässe bei der Implementierung beinhalten die Vivado-Werkzeuge außerdem noch einen hierarchischen Baustein-Editor und Floor-Planner, ein drei- bis 15-mal schnelleres Logiksynthese-Werkzeug mit Unterstützung für SystemVerilog und eine viermal schnellere und deterministischere Place-and-Route-Engine, die analytische Funktionen verwendet, um die »Kosten« von unterschiedlichen Variablen wie Timing, Verdrahtungslängen und Routing-Problemen zu minimieren. Darüber hinaus ermöglichen es die inkrementellen Abläufe den Ingenieuren durch ECOs (Engineering Change Orders), verursachte Änderungen schnell auszuführen, indem nur ein kleiner Teil der Entwicklung neu implementiert wird, wobei die Leistungsfähigkeit insgesamt erhalten bleibt. Durch die Nutzung des neuen gemeinsamen, skalierbaren Datenmodells bieten die Werkzeuge schließlich Leistungs-, Timing- und Flächenabschätzungen auf jeder Stufe des Entwicklungsablaufs, was eine Vorab-Analyse und anschließende Optimierung mit den enthaltenen Funktionen wie automatischem Clock-Gating erlaubt.

Die Vivado-Version 2012.1 ist als Bestandteil eines Early-Access-Programms verfügbar. Interessenten sollten sich dazu an ihren lokalen Xilinx-Vertriebspartner wenden. Allgemeiner Zugang wird mit der Version 2012.2 im Frühsommer dieses Jahres kommen, gefolgt von der Verfügbarkeit von »WebPack« (kostenlose Testversion) und der Unterstützung der »Zync 7000«-Extensible-Processing-Plattform später in diesem Jahr. Anwender der ISE-Design-Suite-Edition mit aktuellem Support werden mit den neuen Vivado-Design-Suite-Editions zusätzlich zu ISE ohne Zusatzkosten beliefert.

Die ISE-Design-Suite wird auch weiterhin von Xilinx für Anwender unterstützt, die die Bausteine der 7-Serie, aber auch frühere Generationen einsetzen. Will man partielle Rekonfiguration nutzen, dann ist man noch für einige Zeit auf ISE angewiesen, denn das Gegenstück für Vivado geht erst gegen Ende des Jahres in die Beta-Phase. Weiteres Verbesserungspotenzial in anderen Bereichen hat Xilinx bereits ausgemacht und arbeitet an diversen Erweiterungen, von denen einige bereits dieses Jahr noch kommen sollen.

Auch wenn jetzt Konzepte und Methoden für die FPGA-Programmierung zum Einsatz kommen, die seit über 10 Jahren bei der klassischen IT-Softwareentwicklung Stand der Technik sind - wie ein zentrales Repository -, bleibt Vivado eine Insellösung: Die Nutzung von Simulationsbibliotheken von Mentor, Synopsys, Cadence und Aldec sowie andere Verbindungen zur EDA-Welt ändert nichts daran, dass es noch keine Einbindung in Entwicklungswerkzeuge (z.B. Anforderungs- oder Änderungsmanagement) eines Gesamtprojekts gibt. Diesen Tool-Bruch zu beheben, war auch nicht das Ziel von Xilinx, das einfache Handling von Vivado weckt aber diesen Wunsch - was ja für die Qualität spricht.


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