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Systementwicklung

Printed Circuit Boards für spezielle Prüfplattformen

17. Juli 2014, 9:10 Uhr | Von Alfred Fuchs

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Dreiflächige Platinenanordnung als Lösung

Im Anschluss an eine Diskussionsphase traf Siemens CVC Aerospace die Entscheidung, nach einer Alternative für die Verwendung von Kabelbäumen zur Verteilung elektrischer Signale in den Prüfgestellen zu suchen. Dabei ging es nicht einfach darum, die räumlichen Restriktionen von Kabelbäumen zu überwinden. Vielmehr sollte auch die bei Satellitentests bestehende Diversität durch die Schaffung einer Plattform bewältigt werden, die die Entwicklung maßgeschneiderter Prüflösungen erleichtert.

Angesichts des Bedarfs an einer Satelliten-Prüflösung seitens der European Space Agency (ESA) fällte Siemens CVC die wagemutige und wegbereitende Entscheidung, diesem Bedarf Rechnung zu tragen, indem Leiterplatten als vorrangiges Verbindungsmedium verwendet wurden. Wegen des nicht geringen Leistungsaufkommens im System musste überdies zu Kühlzwecken ein hinreichender Luftdurchsatz gewährleistet sein. Aus diesem Grund entschied sich das in Wien ansässige Team für die Konstruktion einer dreiflächigen Lösung mit zwei Seitenflächen. Auf jeder dieser „Sideplanes“ lassen sich bis zu 2500 Signal-Leiterbahnen und 300 Stromversorgungs-Leiterbahnen für bis zu 12 A unterbringen. Verbunden werden sie durch eine kleinere Backplane und flexible Leiterplatten. Diese Anordnung wahrt einerseits ein gewisses Maß an Konfigurierbarkeit und maximiert andererseits den Luftdurchsatz durch das Gestell.

Angesichts der Länge von über einem Meter musste zunächst einmal ein Zulieferer ausfindig gemacht werden, der die Sideplane-Leiterplatten herstellen kann. Lediglich drei Unternehmen wurden gefunden und die Wahl fiel schließlich auf die in den USA ansässige und in China produzierende Firma ViaSystems.

Die nächste Herausforderung bestand im Finden von Tools, die ein Design dieses Umfangs zuverlässig bewältigen können. Zum Modellieren des Systems wurde auf die Siemens-eigene Solid Edge Suite zurückgegriffen, während man beim eigentlichen PCB-Design mit Altium Designer arbeitete.

Das Designteam war zuversichtlich, dass Altium Designer mit der Komplexität fertig werden konnte. Eine zusätzliche Herausforderung aber lag in der Zahl der unterstützten Leiterplattenlagen. Eine erste Einschätzung ergab, dass das Design 48 Layer benötigen würde. Da Altium Designer 32 aktive und 16 negative Layer unterstützt, war das Projekt umsetzbar. Nach Beratungen mit dem Leiterplattenfertiger stellte sich jedoch heraus, dass das Team im Interesse der kommerziellen Machbarkeit die Zahl der Lagen auf nur 34 reduzieren musste. Dies würde zwar die Komplexität weiter in die Höhe treiben, wurde jedoch als ein akzeptabler Kompromiss angesehen, um die kommerziellen Zielsetzungen zu erreichen.

Als eine weitere Herausforderung wartete auf das Team das Routing der vielen tausend Signale und der vielen hundert Stromversorgungs-Leitungen ohne Beeinträchtigung der Signalintegrität. Die reduzierte Zahl aktiver Lagen führte dazu, dass weniger Abschirmlagen verfügbar waren. Dementsprechend musste das Team auf manuellem Weg alle Signale paarweise auf benachbarten Lagen verlegen. Stromversorgungs-Leiterbahnen wurden dagegen rechtwinklig zueinander verlegt, um einen gewisses Grad an Abschirmung zu erreichen.

Das Routing einer derart großen Leiterplatte mit der hier vorgefundenen Signaldichte wäre schon unter normalen Umständen eine höchst anspruchsvolle Aufgabe. Um aber Signal- und Stromversorgungs-Leiterbahnen auf dem vorhandenen Platz unterbringen zu können, war klar, dass das Team auf den Gebrauch von Vias verzichten musste. Es galt also, alle Leiterbahnen ohne Lagenwechsel zu routen.

Ein weiteres zentrales Element für den Erfolg des Projekts war der Bezug von Steckverbindern, die mit der geforderten Dichte aufwarten konnten, denn ohne diese wäre das Vorhaben zweifellos fehlgeschlagen. In dem Projekt kommt eine beträchtliche Anzahl der gewählten Steckverbinder mit 18 x 10 Verbindungen zum Einsatz.