Electronic Design Marjanovic
Leistungsstufen – Fehlermöglichkeiten gehen gegen unendlich
Geht es um Leistungsstufen, »muss man wissen, was man tut«, so die Überzeugung von Milan Marjanovic, Geschäftsführer von Electronic Design Marjanovic. Im Gespräch mit Markt&Technik spricht er über SiC, GaN, Layoutfehler, parasitäre Effekte etc. – und alles, was hilft, ein Design zu perfektionieren.
Markt&Technik: Sie sind ein ausgewiesener Power-Experte. Gibt es allgemeingültige Designkriterien, die jeder bei der Auslegung einer modernen Leistungsstufe mit SiC oder GaN beachten sollte?
Milan Marjanovic: Allgemeingültige Designregeln sind eher schwierig, denn typischerweise handelt es sich um applikationsspezifische Anforderungen, die beim Design berücksichtigt werden müssen. Folgende Parameter sollten aber beachtet werden: Wie hoch ist die Leistung, liegt sie im kW-Bereich oder beträgt sie mehrere MW. Dann spielt natürlich die Spannung bzw. der Strom eine Rolle. Es ist ein großer Unterschied, ob ich ein Design mit 650 oder 1200 V realisieren möchte. Dazu kommen natürlich noch die Topologie – eine resonante Topologie lässt sich mit GaN schneller betreiben – und die Abwägung zwischen Kostenzielen und gewünschter Leistung. All diese Parameter müssen beim Design berücksichtigt werden. Dazu kommen noch allgemeine Aussagen wie zum Beispiel: SiC-Bauteile sind sehr temperaturfest, also bis über 200 °C, was aber nicht heißen soll, dass die Verlustleistung nicht trotzdem gut abgeführt werden muss. GaN-Bauteile wiederum sitzen oft in Gehäusen, die thermisch schwieriger sind, beispielsweise auf Kunststoffsubstraten. So oder so, der Designer muss die geeignete Kühlmethode auswählen, egal ob es sich um SiC oder GaN handelt.
Schalt- versus Leitungsverluste – was ist in einer Schaltung entscheidender?
Die alte Schule besagt, dass ein Design ausbalanciert ist, wenn Schalt- und Leitungsverluste gleich hoch sind. Wenn ich ein Design neu entwerfe, nehme ich als Ausgangspunkt immer ein Budget für die mögliche Verlustleistung oder den Wirkungsgrad, 50 Prozent davon sind Leitungsverluste, 50 Prozent Schaltverluste. Daraus ergeben sich Abschätzungen zu Parametern für den Durchlasswiderstand (Rdson) oder die Schaltgeschwindigkeit. Und anhand dieser kann ich dann verschiedene Schalter auswählen und vergleichen. Die engere Auswahl wird dann genauer untersucht, und zwar anhand parasitärer Effekte wie Ausgangskapazität (Coss) und Gesamtladung (Qtot). Darüber hinaus hängen die verschiedenen Verluste aber auch von der Frage ab, ob der Schalter im Dauerbetrieb betrieben wird. Den umgekehrten Fall gibt es natürlich auch, sprich die Schalter sind vorgegeben und der Entwickler muss mit den gegebenen Parametern arbeiten, aus denen er die optimalen Schaltfrequenzen und Lasten berechnen kann.
Das sind sehr pauschale Aussagen, denn klar, die Topologie und der Spannungs-/Stromverlauf während des Kommutationsvorgangs haben natürlich auch einen sehr großen Einfluss. Das gilt insbesondere bei resonanten Topologien, die bei hohen Schaltfrequenzen fast immer zum Einsatz kommen. Und in diesem Fall haben die Schalter theoretisch nur noch Leitungsverluste. Die einzige Limitierung besteht dann darin, ob man sie noch richtig ansteuern und kühlen kann.
Und auch dieser Punkt, sprich Kühlung, wird oft in Hinblick auf parasitäre Effekte unterschätzt. Dabei ist dieser Punkt durchaus entscheidend.
Ich bin überzeugt, dass jeder Entwickler viel Zeit in das Placement der Komponenten stecken sollte. Geschätzt würde ich sagen, dass das Placement bei meinen Entwicklungen 90 Prozent der Arbeit ausmacht, das Layout ergibt sich danach quasi von selbst.
Dazu kommen noch die parasitären Effekte wie Coss oder Streukapazitäten, die ebenfalls oft unterschätzt werden. Viele Entwickler schauen im Datenblatt auf Werte wie den Rdson, aber Coss interessiert keinen. Dabei bilden die parasitären Induktivitäten zusammen mit den parasitären Kapazitäten einen Schwingkreis. Und der schwingt gerne bei seiner eigenen Resonanzfrequenz, sodass es bei jedem Schaltvorgang zu starken Schwingungen kommt. Diese können so stark sein, dass die Ansteuerung nicht mehr richtig funktioniert oder die elektromagnetische Verträglichkeit stark leidet.
Was auch gerne vergessen wird, ist die Kühlung und die dadurch entstehenden parasitären Kapazitäten. Dabei können sie eine echte Herausforderung darstellen. Denn schlechte Lösungen haben überhaupt keine Chance, EMV-konform zu sein. Ein TO247-Package kann eine parasitäre Kapazität von bis zu 50 pF gegenüber dem Kühlkörper aufbauen. Das heißt: Bei jedem Schaltvorgang fließen dadurch riesige Common-Mode-Ströme, die kaum zu stoppen sind. Hier kann ich nur empfehlen: Kapazität reduzieren.
Ein Tipp?
Ja, zum Beispiel mit Aluminiumoxid-Scheiben, die deutlich dicker sind als zum Beispiel eine Kaptonfolie, aber die gleiche Wärmeleitfähigkeit aufweisen. Dieser Ansatz eignet sich hervorragend für Hochspannungs-Designs mit SiC, in denen Spannungen von 800 V und mehr geschaltet werden müssen. Mit diesen Aluminiumoxid-Scheiben sinken die parasitären und Streukapazitäten deutlich, und mit sinkenden Verlusten steigt auch der Wirkungsgrad und das EMV-Verhalten wird verbessert.
Was sind Ihrer Meinung nach die am häufigsten unterschätzten Fehlerquellen im Layout von Hochfrequenz-Power-Stages?
Wie schon erwähnt, sind die berüchtigten Kommutierungsschleifen sehr oft zu groß. Man muss die gesamte Schleife betrachten. Es reicht nicht, wenn ein Entwickler die Strecke vom Pin zum Kondensator zum nächsten Via betrachtet. Der Strom läuft in einer Schleife, sprich auch zurück, und diese Stromschleifen durch die Platine werden oft übergangen.
Das hat zum Beispiel zur Folge, dass das PCB-Layout mit den verschiedenen Lagen falsch konzipiert wird. Es ist unabdingbar, dass Masselagen sich nicht überlagern dürfen, und das gilt auch für analoge, digitale und Leistungsbaugruppen, die strikt voneinander getrennt sind. Ist das nicht der Fall, bilden sich parasitäre Kapazitäten, die bei hohen Schaltfrequenzen sofort gekoppelt werden. Ich empfehle, eine GND-Plane sternförmig mit dem Controller zu verbinden.
Gibt es Layout- oder Placement-Strategien, die sich in kritischen Designs wiederholt als erfolgreich erwiesen haben?
Vereinfacht gesagt würde ich empfehlen: die einzelnen Baugruppen erkennen und richtig gruppieren, ein Grounding-Konzept erstellen, die Leiterplattenschichten richtig festlegen. Das heißt zum Beispiel, dass schnelle Signale immer in zwei benachbarten Leiterplattenschichten geroutet werden sollten. Aber auch die Signale und Funktionen müssen verstanden werden, plus: die gesamte Signalverlauf-Schleife im Auge behalten – nur so ist es möglich, die berühmte Signal- und Power Integrity im Griff zu behalten. Und wie gesagt, ich würde allen Entwicklern empfehlen, die Kommutierungsschleifen im Kopf zu behalten.
Wo sehen Sie die größten Unterschiede im praktischen Handling von SiC vs. GaN – sowohl im Design als auch im Test?
Wie gesagt, ich habe CoolMos bereits vor 20 Jahren bei 3,5 MHz betrieben, dementsprechend sind SiC und GaN für mich eigentlich nichts Neues, außer natürlich bessere Parameter, höhere Wirkungsgrade etc.
SiC ist aus meiner Sicht aber anspruchsvoller, was den Gate-Treiber anbelangt. Das heißt, man kann in seinem Design einen leistungsstarken SiC-Leistungshalbleiter einsetzen. Wenn im Design nicht der richtige Gate-Treiber eingesetzt wird, kann die Leistung von SiC nicht genutzt werden.
Deshalb bieten manche Hersteller für ihre SiC-Leistungshalbleiter auch entsprechende Treiber an …
Ja, Unternehmen wie Infineon, Microchip oder onsemi leisten hier gute Arbeit. Aber bei anderen Anbietern muss der Entwickler auf diskrete Treiber zurückgreifen. Das funktioniert auch, aber man muss wissen, was man tut.
Bei GaN wiederum stellt der Treiber-Baustein typischerweise kein Problem dar, aber sie sind deutlich empfindlicher. Bei diesen Komponenten können parasitäre Schwingungen im Gate den Baustein sogar zerstören.
Und es gibt noch einen großen Unterschied zwischen GaN und SiC: die Messung, ob alles funktioniert. Messungen an SiC kann man noch mit klassischem Equipment durchführen. Mit GaN-Schaltung geht es mittlerweile nur mit speziellen optischen Tastköpfen. Finanziell betrachtet, ist das ein großer Unterschied.
Wie wichtig ist Ihrer Meinung nach die enge Verzahnung von Hardware-Design und Regelalgorithmus – gerade bei schnellen Topologien?
Sehr wichtig! Das eine geht ohne das andere nicht. Mit der Software lässt sich heute viel machen, aber wenn die Hardware nicht mitmacht, ist alles umsonst. Klar, die Sensorik ist sehr wichtig. Wenn sie langsam oder unzuverlässig ist, kann auch die beste Software nicht weiterhelfen. Umgekehrt gilt dasselbe: Die Hardware kann noch so gut sein, wenn die Algorithmen und die Kontrolle schlecht ausgelegt sind, leidet die Performance darunter. Aber grundsätzlich lässt sich sagen: Schnelle Topologien müssen sich immer stärker auf komplexe und adaptive Regelalgorithmen verlassen, was nur durch den Einsatz von High-Performance-uCs, DSPs und FPGAs möglich ist.
Arbeiten Sie lieber mit festen Regelstrukturen oder entwerfen Sie je nach Applikation individuelle Konzepte?
Standardkonzepte und -strukturen spielen bei jedem Design eine Rolle. Aber jedes Design hat auch immer etwas Eigenes, das designspezifisch ist, beispielsweise im Kompensator oder in der spezifischen State-Machine – und auch das muss berücksichtigt werden.
Wie sehen Sie die Rolle von KI-gestütztem Schaltungsdesign oder automatisiertem Layout in Ihrem Bereich?
Es steht außer Frage: Wir werden immer mehr mit KI zu tun haben. Ob die KI in der Lage ist, meine Arbeit auszuführen, wird man sehen, unterstützen kann sie sicherlich. Ganz ehrlich: Ich würde gerne versuchen, eine KI mit meinem Know-how zu trainieren. Wenn dabei gute Ergebnisse herauskommen, umso besser.
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