TSMC: Referenz-Flow 9.0 für 40-nm-Prozess-Technologie verfügbar
Fortsetzung des Artikels von Teil 1
Referenz-Flow 9.0 wartet mit vielen Neuerungen auf
Referenz-Flow 9.0 wartet mit vielen Neuerungen auf
Die Version 9.0 unterstützt jetzt auch die Stage-basierte On-Chip- sowie die Design-spezifische On-Chip-Variation, die von einer statistischen Analyse abgeleitet wird. Zusätzlich wurde eine statische, auf Transistor-Level-Pfad-Ebene basierende, statistische Timing-Analyse, genannt SSTA, eingeführt. Mit dieser soll die Timing-Präzision verbessert und die Notwendigkeit der vorcharakterisierten Zell-Bibliotheken verringert werden.
In die neue Design-Methodik sind wichtige Verbesserungen der physikalischen und elektrischen DFM-Ressourcen eingeflossen, um die DFM-Analyse für große Designs zu beschleunigen. Das Potenzial parametrischer Performance-Sprünge, die durch DFM-Effekte ausgelöst werden, soll ebenfalls adressiert werden. Der Flow stellt eine hierarchische DFM-Analyse zur Verfügung, mit der für alle drei physikalischen Effekte - LPC, CMP und CAA - die Design-Iterationen minimiert werden.
Die elektrischen DFM-Verbesserungen beinhalten einen table-basierten DFM-LPE-Extraktions-Flow für eine schnellere Extraktions-Strukturierung, unter Berücksichtigung der Genauigkeit des modellbasierten DFM-Ansatzes. Shape-to-Electrical-(S2E)- und Thickness-to-Electrical-(T2E)-DFM-Engines sind nun als siliziumbasierte Modelle verfügbar, die die elektrische Leistungsfähigkeit des Designs erhöhen.
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