Neuer Mikrocontroller für elektrische Motorsteuerungen
Totzeit-Kompensation verhindert Motor-Crash
Fortsetzung des Artikels von Teil 5
Totzeit-Kompensation verhindert Motor-Crash
Das zentrale Bauelement eines Frequenzumrichters ist der Mikrocontroller. Im Schnitt finden sich in jedem Umrichter sogar zwei oder drei Mikrocontroller, zum Beispiel je einer für die eigentliche Motorsteuerung, für die Kommunikationsschnittstellen und für die Benutzerschnittstelle. Die Funktionen sind zumeist auf mehrere Platinen bzw. Module verteilt, die die Kunden teilweise optional bestellen können. Des weiteren finden sich in vielen Systemen FPGAs für spezielle Geberschnittstellen und deren Filterung sowie für die Implementierung der diversen Echtzeit-Ethernet-Standards. Wenn auch noch SPS-Funktionen integriert sind – zumeist unter Verwendung der CoDeSys-Software der Firma 3S – kommen noch externes RAM und/oder Flash-Speicher dazu, ebenso die Leistungsendstufen mit ihren Optokopplern, MOSFET und IGBT.
Viele Mikrocontroller der SH-Familie sind für den Umrichtermarkt entwickelt und bieten entsprechend echtzeitoptimierte 32-bit-RISC-CPUs zwischen 50 und 500 MIPS, 10 ns schnellen und hochzuverlässigen MONOS-Flash-Speicher für ein Höchstmaß an Reaktionsgeschwindigkeit und Determinismus, auf Umrichter ausgerichtete Timer und A/DWandler, alle wesentlichen Schnittstellen sowie qualitätsnahe zero-ppm und erweiterte Temperaturbereiche bis +125 °C.
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Ferner bietet die SH-Familie eine breite Palette an Umrichter-Mikrocontrollern an, von 32 Kbyte Flash im 48-Pin-Gehäuse bis hin zum 1-Mbyte-Flash-Single-Chip-Umrichter mit Doppel-12-bit-A/D-Wandler und Doppel-Timereinheiten, CAN und USB. Dazu kommen Versionen ohne ROM für Systeme mit Multi-Megabyte-Speicherbedarf, wie dies im Falle integrierter SPS-Funktionen typisch ist. Diese Produkte reichen bis zu 480 MIPS plus FPU, Doppel-CAN, USB host/function und TFT-Controller für optionale Visualisierungsmöglichkeiten (Benutzerschnittstelle).
Der SH2-Core
Der SH2-Core basiert auf einer Befehlslänge von 16 bit und einer Datenbreite von 32 bit. Für einen echten 32-bit-Baustein ergibt diese Kombination eine besonders hohe Code-Dichte. Die fünfstufige Pipeline besitzt eine Load-Store-Architektur, mit der alle einfachen Befehle in einem einzigen Zyklus ausgeführt werden können. Komplexere Operationen, wie etwa eine 32×32-bit-Multiplikation, benötigen dagegen etwas länger (5 Zyklen). Mit dieser Load-Store-Architektur wird der Baustein buchstäblich zu einer RISC-Maschine.
Im SH2-Core ist eine Multiply/Accumulate-Einheit (MAC) enthalten, die 32-bit-Operanden multipliziert und addiert und ein 64-bit-Ergebnis generiert. Die Ergebnisse dieser Berechnungen werden in zwei speziellen 32-bit-Registern (MACH und MACL) abgelegt. Die MAC-Einheit mit ihrer Eignung für schnelle und einfache Berechnungen wertet die DSP-Funktionalität des Bausteins weiter auf, ohne dass ein Umstieg auf einen unkonventionelleren und weniger benutzerfreundlichen DSP-Controller erforderlich ist.
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- Autoren:
- A/D-Wandler und POE
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