Die Grenzen von CMOS erweitern
Fortsetzung des Artikels von Teil 1
Optimierung der Silizium-Kristallstruktur
Die Beweglichkeit der Ladungsträger im halbleitenden Silizium-Einkristall hängt auch von der Orientierung des Kristallgitters ab. Die Ladungsträgerbeweglichkeit hat wiederum großen Einfluss auf die Schaltgeschwindigkeit von Transistoren. Deshalb setzt man seit Jahren „Strain“-Techniken zur Verspannung des Kristallgitters ein, die die Ladungsträgerbeweglichkeit steigern (siehe Elektronik 3/2009, S. 22). Bei Fujitsu ist man jedoch der Meinung, dass die Strained-Silicon-Verfahren zur Steigerung der Ladungsträgerbeweglichkeit in der 45-nm-Fertigungsgeneration ihre Grenze erreicht haben.
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Ätzt man bestimmte Kristallorientierungen frei und bringt dort die Transistoren auf, lässt sich ebenfalls die höhere Ladungsträgerbeweglichkeit ausnutzen. Während PMOS-Transistoren davon profitieren, wenn sie auf einer (110)-Kristallebene statt der üblicherweise genutzten (001)-Ebene liegen, sinkt die Geschwindigkeit der NMOS-Transistoren. Weil der kumulierte Durchlassstrom von PMOS- und NMOS-Transistoren auf der (001)-Kristallebene höher ist als auf der (110)-Ebene, nutzt man für schnelle CMOS-Prozessoren üblicherweise erstere.
Fujitsu hat nun ein Verfahren gefunden, um den Duchlassstrom von NMOS-Transistoren auf der (110)-Kristallebene wieder auf dasselbe Niveau wie auf der (001)-Ebene zu bringen. Es kommt bereits im aktuellen 45-nm-Prozess zum Einsatz und soll unverändert auch in der kommenden 32-nm-Generation angewendet werden.
Bei den (110)-NMOS-Transistoren liegt der größte Teil der Gate-Elektrode zwar auf der (110)-Ebene, doch mittels eines so genannten Silizium-Migrations-Prozesses (SMP) werden durch eine Wärmebehandlung unter Zufuhr von Gasen an die (110)-Ebene angrenzende (111)- und (331)-Lagen erzeugt (Bild 2). Dadurch steigt der Durchlassstrom der NMOS-Transistoren deutlich an. Die verbleibenden Nachteile der (110)-NMOS-Transistoren kompensiert Fujitsu durch die selektive Implantation von Aluminium-Ionen in die Silizid-Lage der NMOSTransistoren, was den Kontaktwiderstand zwischen Silizid und Silizium verbessert. Die neue Technik soll auch im Vergleich zu HKMG recht preiswert sein.
Für die aktuelle 45-nm-Prozesslinie hat auch Intel ein Verfahren zur Herstellung von PMOS-Transistoren auf (110)-orientierten Silizium-Kristallebenen vorgestellt; dabei sollen zweidimensionale Kurzkanaleffekte die Nachteile der (110)-orientierten NMOS-Transistoren kompensieren, während die PMOS-Transistoren Rekordwerte erreichen.
In der nächsten Elektronik werden die kleinste DRAM-Zelle der Welt auf Basis der Buried-Wordline-Technologie sowie eine Batterie, deren Elektroden aus Nanodrähten besteht, vorgestellt. Mit letzterer soll sich die Kapazität gegenüber herkömmlichen Lithium-Batterien schlagartig verdoppeln lassen. fr
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