"Barcelona" soll AMD vor Intel-Dominanz retten
Fortsetzung des Artikels von Teil 2
"Barcelona" soll AMD vor Intel-Dominanz retten
Insbesondere für die Betreiber von Supercomputern ist der Energieverbrauch neben der Rechenleistung ein wichtiges Auswahlkriterium. Wenn z.B. 7 Megawatt zur Verfügung stehen und die Racks mit 4000 Dual-Core-Opterons (8000 Kerne), die 100 Racks einnehmen, bestückt sind, können alle Prozessoren durch Quad-Core-Modelle ersetzt werden, ohne den Energieverbrauch zu steigern. Somit stehen bei gleicher Energieaufnahme 16 000 Prozessorkerne zur Verfügung. Bei Intels aktueller Systemlösung würde eine Umrüstung dieses Rechenzentrums von Dual-Core- auf Quad-Core-Xeons bedeuten, dass sich der Energieverbrauch auf 14 Megawatt verdoppeln würde. Auch ein Austausch sämtlicher Motherboards sowie Netzteile wäre notwendig.
Richtig innovativ ist das verbesserte Angebot an Stromsparmöglichkeiten, die man an drei Bezeichnungen festmachen kann: Enhanced Power Technology, CoolCore und Dual Dynamic Power Management. Ersteres stellt eine Weiterentwicklung der aktuellen PowerNow-Technologie dar. Nunmehr können die einzelnen Kerne mit unterschiedlichen Taktraten angesteuert werden. Wird also z.B. eine Single-Core-Anwendung gestartet, arbeitet nur eine der vier CPUs mit voller Leistung, während die anderen drei weiterhin im stromsparenden „Schlafmodus“ bleiben.
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Bei CoolCore handelt es sich um eine Technologie, die – wie bei der Core-Mikroarchitektur bereits vorhanden – einzelne CPU-Einheiten sowie Teile des Caches bei Bedarf abschaltet, allerdings mit noch höheren Einsparungspotentialen als bei der Intel-Architektur. Das objektiv herausragendste Merkmal ist jedoch die Versorgung jedes einzelnen Cores mit einer eigenen Versorgungsspannung, was mit dem Namen Dual Dynamic Power Management bezeichnet wird. In Zusammenhang mit Enhanced Power Technology können Einsparungen von mehr als 75 Prozent erzielt werden, da die schlafenden Kerne nicht nur heruntergetaktet werden, sondern auch ihre Versorgungsspannung gesenkt wird, die maßgeblich die Verlustleistung beeinflusst.
Gemeinsamer Zugriff aller Cores spart Cache-Speicher
Anders als bei Intels „verdoppelter Dual-Core-Architektur“ konnte bei Barcelona die komplette Architektur auf jene vier Kerne optimiert werden. Deutlich wird das beim Level-3-Cache (Balanced Smart Cache), der insgesamt 2 Mbyte groß ist und allen vier Kernen zur Verfügung steht. Bei der Core-Mikroarchitektur teilen sich zwei Kerne einen gemeinsamen Level-2-Cache, während bei AMD jeder Kern über einen separaten, jeweils 512 Kbyte großen Level-2-Cache verfügt. Im Idealfall kann AMD gegenüber Intel das Vierfache an Cache-Speicher durch den gemeinsamen Level-3-Cache einsparen, da alle vier Kerne auf dieselben Daten zurückgreifen können. Intel führte den Level-3-Cache bei den „Extreme Editions“ im Pentium 4 ein und möchte ihn mit der neuartigen, für 2008 angekündigten Nehalem-Architektur reaktivieren.
Das integrierte Speicher-Interface (Bild 1), das schon das Prunkstück der K8-Architektur darstellte, ist mit der K10-Architektur nochmals und vor allen Dingen sinnvoll verbessert und erweitert worden, auch wenn im Server-Bereich DDR2 bis maximal DDR2 667 unterstützt wird. Unklar ist, wie es bei den Desktop-CPUs ausschaut. Definitiv wird es aber anfangs nicht DDR3 geben. Das will man sich für das erste Update des Cores aufsparen, das vermutlich im zweiten Quartal 2008 erfolgt.
Zu den Verbesserungen des Speicher-Interfaces zählt neben der Vergrößerung des Speicher-Puffers die Integration eines Prefetch-Algorithmus, wie man es schon von der Core-Mikroarchitektur kennt. Das heißt, dass die CPU versucht, ein logisches Verfahren zu erkennen, nach dem die Daten vom Speicher benötigt werden. Im Idealfall wüsste der Prozessor, welche Daten als nächstes gelesen werden. Mittels einer Weiterentwicklung der Prefetch-Einheit können Daten in den Level-1-Cache geladen werden, ohne dabei den Umweg über den Level-2-Cache nehmen zu müssen.
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