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Leiterplatten-Layout

Mit Simulation schnell zum funktionierenden PCB-Layout

29. Oktober 2018, 11:31 Uhr   |  Joachim Kroll

Mit Simulation schnell zum funktionierenden PCB-Layout
© CADFEM

Darstellung von Resonanzen auf den Versorgungs-lagen

Die Software SIwave überprüft die Signalintegrität und vermeidet böse Überraschungen beim Leiterplatten-Layout.

Als die häufigsten Gründe für ein Leiterplatten-Redesign werden EMV- oder Probleme mit der Signal- oder Power-Integrität genannt. Denn bei den heutigen komplexen Baugruppen, ist die Einhaltung von Designregeln und deren korrekter Umsetzung sehr zeitaufwendig. Um diese Problematik besser in den Griff zu bekommen, bietet der Simulationsspezialist Cadfem die Software AnsysSIwave an. Sie ermöglicht mit ihren physikalischen Berechnungsmethoden eine gezielte Überprüfung von Resonanzen, Impedanz- und Übersprechverhalten auf Leiterplatten vor Produktionsdatenerstellung.

Dazu ist es u.a. notwendig, Bereiche mit Impedanz-Fehlanpassung (Routing über Schlitze, Padstacks) und Übersprechen von Signalen im Design zu identifizieren. Schon das Verletzen einer Impedanzvorgabe bei der Taktleitung eines Speicherbausteins kann zur Folge haben, dass das gesamte Design nicht in Betrieb genommen werden kann. Desweiteren lassen sich viele EMV-Effekte durch geschickte Vermeidung von Resonanzen im Versorgungsnetzwerk unterdrücken.

Gezielte Verwendung von automatischen Checks

Bei auftretenden Resonanzen können noch während der Bauteilplatzierung entsprechende Gegenmaßnahmen ergriffen und deren Wirksamkeit überprüft werden. Außerdem lässt sich das Impedanz- und Übersprechverhalten in der Routingphase interaktiv überprüfen und anpassen. Durch gezielte Verwendung von automatischen Checks kann das Risiko, ein Redesign erstellen zu müssen, erheblich reduziert werden.

Durch kurze Bearbeitungs- und Berechnungszeiten in Kombination mit einem nutzungsbasierten Lizenzmodell (pay-per-use) sorgt der Einsatz von Ansys SIwave für eine kostengünstige Absicherung des Designs. Dadurch lassen sich Entwicklungszeiten berechenbarer planen und einhalten.

Cadfem stellt auf der electronica in Halle A3, Stand 271 aus.

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