Top 10 Trends in der Halbleitertechnik 2019

20. Dezember 2019, 10 Bilder

CEA-Leti hat einen 130-nm-CMOS-Testchip mit analogen Neuronen und RRAM-basierten Synapsen (Resistive RAM) integriert. Bei einem Shrink auf 28 nm FDSOI lässt sich die Energieaufnahme um den Faktor 10 senken und die Dichte um den Faktor 30 steigern.

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