Systems on Chip
Mehr Rechenpower, weniger Leistungsaufnahme
Fortsetzung des Artikels von Teil 2
Speicherbandbreitenersparnis durch intelligentes Caching
Alle diese Hardware-Beschleuniger teilen sich ihren Speicher mit den Prozessoren. Das ist kostengünstig und ermöglicht einen leistungsfähigen Datenaustausch zwischen den einzelnen Komponenten. Dieses sogenannte „Unified Memory Architecture“-Konzept (UMA) hat jedoch den Nachteil, dass die verfügbare Speicherbandbreite zum Flaschenhals werden kann. Eine Leistungssteigerung des Applikationsprozessors ist eng gekoppelt an die Erhöhung der Speicherbandbreite. Dieser Speicherbandbreite sind allerdings enge Grenzen gesetzt. Es ist nicht praktikabel, einfach breitere Speicherbusse zu verwenden. Im weiten Temperaturbereich und unter dem hohen Kostendruck im Automobilbereich sind Speicherbusse von mehr als 64 bit schwierig. Eine Steigerung der Takt-rate ist ebenso nicht unbegrenzt machbar, da die Zeiten für ein einzelnes Bit schon bei weniger als 600 ps liegen gegenüber doppelt und dreifach so langen Signallaufzeiten auf der Leiterplatte. Abhilfe schafft hier ein mehrstufiges Cache-Konzept, das unnötige Speicherzugriffe von vornherein vermeidet.
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In der R-Car-Familie ist eine skalierbare Lösung integriert worden: Jede CPU hat die übliche Kombination aus Daten- und Befehls-Caches, die A15- und A7-Cores besitzen jeweils einen eigenen L2-Cache. Damit werden die meisten Daten- und Befehlszugriffe der Prozessoren vom externen Speicher ferngehalten. Ohne ein solches Caching würden die acht Cores allein 60 GB/s Speichertransfers generieren.
Dank der Caches konnte dieser Wert auf praktikable 3 GB/s gesenkt werden. Der R-Car H2 verwendet einen weiteren System-Cache, der allen Hardware-Beschleunigern zur Verfügung steht, so auch dem Bilderkennungsprozessor oder den Audio-DSPs. Der 3D-Grafikbeschleuniger verwendet das sogenannte „Tiled-Based Rendering“, welches mittels On-Chip-Speicher zeichnet und so die externen Speicherzugriffe minimiert.
Die externen DDR3-SDRAM-Speicher-Interfaces können von 16 bit bis zu 64 bit skaliert werden und damit von 2,7 GB/s bis zu 12,8 GB/s, je nachdem, welche Performance notwendig ist und ins Verlustleistungsbudget passt (Bild 3).
Mit all diesen Maßnahmen ist es Renesas gelungen, eine skalierbare Applikationsprozessorfamilie zu entwickeln (Bild 4), die es erlaubt, die Leistung der schnellsten verfügbaren Mobilprozessoren auch im schwierigen automobilen Umfeld nutzen zu können. Eine Leistungsauf- nahme von unter 5 W für typische Navigationsanwendungen ist damit möglich geworden.
Durch die Integration von einem Bilderkennungsprozessor und vielfältigen Videoschnittstellen ist der R-Car gut vorbereitet auf die kommenden Fahrerassistenzsysteme. Da die Mitglieder der R-Car-Familie untereinander kompatibel sind, hat der Entwickler die Möglichkeit, das für seine Anwendung passende Produkt zu wählen und bei steigenden Anforderungen entsprechend zu erweitern.
Der Autor
| Dipl.-Ing. Peter Fiedler |
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| schloss 1996 sein Elektrotechnikstudium an der TU Berlin ab. Er ist seit 1999 bei NEC, nun Renesas. Fiedler verantwortet bei Renesas den Bereich Fah-rerinformationssysteme in der Automotive Business Group Europe. |
- Mehr Rechenpower, weniger Leistungsaufnahme
- „Design for Power“ als wichtiges Entwicklungsziel
- Speicherbandbreitenersparnis durch intelligentes Caching
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