Halbleiter

Synopsys

Neues Verification-IP bechleunigt das Design

Die Discovery-Verification-IP-Familie (VIP-Familie) auf Basis der neuen VIPER-Architektur von Synopsys ist vollständig in SystemVerilog geschrieben. Sie bietet native Unterstützung für die UVM-, VMM- und OVM-Methodiken und zeichnet sich durch hohe…

ZVEI/DekaBank

Der Euro - ein Segen oder doch ein Fluch?

Die deutsche Elektroindustrie – die mit mehr als 840.000 Beschäftigten zweitgrößte…

Interview

Was kann der Altium Designer 12?

Kurz vor der embedded world hatte Altium die neue Design-Software Altium Designer 12…

Halbleitermarkt

Weltweiter Halbleiterumsatz schrumpft – aber positiver Ausblick

Laut SIA betrug der weltweite Halbleiterumsatz im Januar 2012 23,1 Mrd. Dollar (alle…

Encounter RTL-to-GDSII Flow von Cadence…

Cadence verknüpft RTL-Synthese mit physikalischer Implementierung

Mit der neuesten Version des Cadence Encounter RTL-to-GDSII Flow von Cadence Design…

Luxtera und STMicroelectronics

Silicon-Photonics in großen Stückzahlen

STMicroelectronics und Luxtera haben ein neues Abkommen unterzeichnet. Das Ziel: IP und…

Free IP Project

Kostenlose IPs für das FPGA-Design

In enger Zusammenarbeit mit der Firma Gleichmann Electronics Research hat FPGA-Talk.de das…

Datenwandler

ADCs richtig takten

Bei den heutigen schnellen Datenwandlern sind Auflösungen von 8 Bit bis 16 Bit üblich. Um…

Endlich Pure-Play-Foundry

Globalfoundries kauft sich frei

Globalfoundries übernimmt von AMD den Anteil, den das Unternehmen bislang noch an der…

Enge Kooperationen mit weltweiten Marktführern…

»ZMDI ist auf dem Weg, ein globales Unternehmen zu werden«

Die globale Sicht ins Unternehmen zu bringen, das hat sich Frantz Saintellemy vorgenommen,…