Systemdesign für SiC-JFET-Module
28. Oktober 2014, 11 Bilder
Bild 7. Verlauf des Stromes ID = f(t) beim Einschalten des unteren Schalters mit Vorstrom in der induktiven Last unter Variation der Impedanz im Ansteuerkreis des oberen Schalters (UCC = 900 V, ID = 400 A, RG = 0 Ω und TJ = 25 °C). Eine hohe Impedanz im Gate-Kreis verhindert die schnelle Entladung über das Gate und führt zu einem höheren parasitären Einschalten.