Systemdesign für SiC-JFET-Module
28. Oktober 2014, 11 Bilder
Bild 6. Verlauf des Stromes ID = f(t) beim Einschalten mit Vorstrom des unteren JFET unter Variation des Gate-Widerstandes im Ansteuerkreis des unteren Schalters (UCC = 900 V, ID = 400 A, TJ = 25 °C). Mit der Reduzierung der Änderungsgeschwindigkeit der Drain-Source-Spannung reduziert sich auch der Effekt des parasitären Einschaltens.