Leiterplattendesign

High-Speed-Leiterplatten mit nur vier Lagen – ein Leitfaden

3. November 2022, 6:00 Uhr | Lee Ritchey
PCB yellow with elements
© aynur_sh – stock.adobe.com

Selbst mit vier Lagen lassen sich High-Speed-PCBs realisieren, wenn der PCB-Designer weiß, worauf es ankommt. Dadurch können Kosten für teure Multilayer-PCBs eingespart werden – und der Designprozess wird einfacher und schneller.

Wenn ein Leiterplattendesigner über den Luxus vieler Signal- und Stromversorgungslagen verfügt, genießt er weitaus mehr Flexibilität bei der Signalführung und der Bereitstellung mehrerer Strompfade. Bei einer vierlagigen Leiterplatte ist diese Aufgabe aufgrund der begrenzten Anzahl von Leistungs- und Signallagen, die dem Designer zur Verfügung stehen, besonders anspruchsvoll.

Aufbau einer vierlagigen Leiterplatte
Bild 1. Aufbau für eine typische vierlagige Leiterplatte.
© Speeding Edge

Die zahlreichen Forschungen und Veröffentlichungen hierzu besagen, dass es notwendig ist, eng beieinander liegende Stromversorgungs- und Masse-Lagen zu haben, um die Kapazität der Stromversorgungslagen zu gewährleisten, damit breite parallele Busse wie PCI und DDR bei sehr hohen Taktraten mit Strom versorgt werden können. Dieselben Busse funktionieren jedoch auch in vierlagigen PCBs, die keine nachweisbare interplanare Kapazität haben. Beispiele für Produkte, die bei sehr hohen Datenraten mit vierlagigen PCBs (Bild 1) funktionieren, sind die meisten Desktop-PCs sowie hochleistungsfähige Spielekonsolen.

Das Designproblem

Prinzipschaltung für eine typische Übertragungsstrecke
Bild 2. Prinzipschaltung für eine typische Übertragungsstrecke eines CMOS-Logiksignals mit einem Widerstand im Signalpfad zur Impedanzanpassung.
© Speeding Edge

Das erste Problem, das auftritt, wenn ein High-Speed-Leiterplattenentwurf keine ausreichende interplanare Kapazität zur Unterstützung der Schaltvorgänge moderner Logiksysteme aufweist, ist eine elektromagnetische Störung (EMI) aufgrund der von der Baugruppe abgestrahlten Hochfrequenzenergie. Wenn große Teile der erforderlichen Kapazität fehlen, können auch Logikfehler auftreten.

Um die Ursache dieses Problems zu verstehen, bietet es sich an, zu untersuchen, was passiert, wenn Signale mit hoher Datenrate von einer logischen 0 zu einer logischen 1 wechseln. Die meisten CMOS-Logiksignale werden, wie in Bild 2 dargestellt, mit einem in Reihe geschalteten Widerstand zur Impedanzanpassung übertragen.

Veränderung eines Signals durch die Übertragungsleitung
Bild 3. Veränderung eines Signals durch die Übertragungsleitung entsprechend der Schaltung von Bild 2 – gelb das gesendete Signal, rot das am Empfänger ankommende Signal.
© Speeding Edge

Wenn ein logischer Zustand von 0 auf 1 wechselt, ist Strom oder Ladung aus der Stromversorgung erforderlich. Bild 3 zeigt den Spannungsverlauf am Treiberausgang (rot) und an der Last bzw. am Eingang (gelb) für die in Bild 2 gezeigte Schaltung. Wenn das 1-Signal über die Übertragungsleitung läuft, wird die parasitäre Kapazität der Übertragungsleitung auf UB geladen, indem Ladung von der Kapazität der Stromversorgung auf die Leitungskapazität übertragen wird.

Verlauf von Spannung (oben) und Strom (unten)
Bild 4. Verlauf von Spannung (oben) und Strom (unten) beim Übergang von logisch 0 zu logisch 1 – für die Übertragungsstrecke nach Bild 2.
© Speeding Edge

Das Diagramm in Bild 4 unten zeigt den zeitlichen Verlauf des Stroms, den die Stromversorgung liefern können muss. Um zu verstehen, aus welchen Frequenzanteilen sich der in Bild 4 gezeigte Stromverlauf zusammensetzt, muss die Darstellung vom Zeitbereich in den Frequenzbereich übertragen werden, was durch eine Fourier-Transformation erreicht wird. Bild 5 zeigt eine Fourier-Transformation der Signale für die Schaltung aus Bild 2 mit einer Taktfrequenz von 30 MHz.

Fourier-Transformation des Stromsignals
Bild 5. Fourier-Transformation des Stromsignals der Übertragungsstrecke nach Bild 2.
© Speeding Edge

Der rote Signalverlauf in Bild 5 oben ist der Stromverlauf, wobei die positiv-verlaufende Auslenkung die Stromentnahme aus der Stromversorgung beim Umschalten von 0 auf 1 und die negativ-verlaufende Auslenkung die Entladung der parasitären Kapazität der Leitung beim Umschalten von 1 auf 0 darstellen. Es gilt zu beachten, dass die erste Frequenz ca. 85 MHz (Bild 5 unten) beträgt. Es handelt sich nicht um eine Harmonische der 30-MHz-Taktfrequenz und es gibt keine Harmonischen der 30-Taktfrequenz im Spektrum.

Traditionelle EMI-Regeln legen nahe, dass EMI eine Funktion der Taktfrequenz ist, aber die Transformation in Bild 5 zeigt, dass dies nicht zutrifft. Die Ereignisse, die dem Frequenzspektrum in Bild 5 zugrunde liegen, sind folgende:

  • Die niedrigste Frequenz im Spektrum wird durch die Umlaufzeitverzögerung der Übertragungsleitung festgelegt,
  • die höchste Frequenz durch die Anstiegszeit des Signals.

Entwickler, die schon einmal EMI-Störungen erlebt haben, erkennen vielleicht das Spektrum in Bild 5. Der Grund dafür ist, dass, wenn die Kapazität der Stromversorgung nicht in der Lage ist, diese Ladung zu liefern, es mit diesem Frequenzspektrum zu Spannungsschwankungen (Welligkeit) bei der Versorgungsspannung (UB) kommt. Jeder CMOS-Ausgang, der eine logische 1 ausgibt, schaltet seine Übertragungsleitung an UB, daher erscheinen diese Variationen auf der Übertragungsleitung. Wenn diese Leitung aus dem Gerät herausführt, dient sie ganz einfach als Antenne, strahlt Energie in den Raum ab und verursacht so die EMI-Störung.

Die Lösung des EMI-Problems

Das Power Distribution System (PDS) muss neu konzipiert werden, wenn ein EMI-Problem wie das zuvor beschriebene auftritt. Dies bedeutet, dass dem PDS Kondensatoren mit ausreichender Kapazität hinzugefügt werden müssen, so dass die Spannungsschwankung (Welligkeit) beim Entnehmen von Ladung zur Unterstützung der Schaltaktivität klein genug ist, um das EMI-Problem zu beseitigen.

Wenn ein System hinsichtlich EMI versagt, ist dies ein Zeichen dafür, dass die Stromversorgung nicht über genügend Kondensatoren verfügt, um die Schaltvorgänge im Normalbetrieb zu unterstützen.

Ersatzschaltung eines Kondensators
Bild 6. Ersatzschaltung eines Kondensators.
© Speeding Edge

Die Frequenz, bei der ein Kondensator als Ladequelle nützlich ist, wird durch seinen Wert und die inhärente parasitäre Induktivität für den Anschluss an das PDS bestimmt. Unser Problem besteht darin, dass alle echten Kondensatoren in einem schmalen Frequenzband definiert sind, das durch die ihrem Aufbau inhärente parasitäre Induktivität begrenzt ist. Zu dieser parasitären Induktivität wird Induktivität addiert, die durch den Anschluss dieser Kondensatoren an die Leistungslagen im PDS gebildet wird.

Impedanz der Kondensator-Ersatzschaltung
Bild 7. Impedanz der Kondensator-Ersatzschaltung aus Bild 6 in Abhängigkeit von der Frequenz.
© Speeding Edge

Bild 6 zeigt die Ersatzschaltung eines typischen Kondensators. Es gilt zu beachten, dass drei Komponenten beteiligt sind. ESL ist die äquivalente Serieninduktivität des Kondensators – zu der die Induktivität des Gehäuseaufbaus addiert werden muss; ESR ist der äquivalente Serienwiderstand des Kondensators und seines Gehäsueaufbaus und C ist der Kondensator selbst. Diese Kombination wird häufig auch als Serienschwingkreis bezeichnet. Den Impedanzverlauf in Abhängigkeit von der Frequenz zeigt Bild 7.

Zu beachten ist, dass sowohl bei niedrigen als auch bei hohen Frequenzen die Impedanz sehr hoch ist. Der untere Teil der Kurve wird als Reihenresonanz bezeichnet. Bei der einen Frequenz heben sich die Blindwiderstände der Induktivität und der Kapazität gegenseitig auf, und die resultierende Impedanz ist der äquivalente Serienwiderstand ESR. Bei dieser Frequenz ist es am einfachsten, Ladung in den Kondensator einzuspeichern und sie zur Unterstützung der Schaltvorgänge zu entnehmen. Bei Werten oberhalb und unterhalb der Reihenresonanz kann der Kondensator nicht an den Schaltvorgängen teilnehmen.

Impedanzverlauf in Abhängigkeit von der Frequenz für MCC-Kondensatoren
Bild 8. Im Datenblatt eines Kondensatorherstellers angegebener Impedanzverlauf in Abhängigkeit von der Frequenz für MCC-Kondensatoren (Multilayer Ceramic Chip) mit 1 µF, 0,1 µF und 0,01 µF.
© Kemet

Die Kurven in Bild 8 zeigen die Impedanz in Abhängigkeit von der Frequenz für Kondensatoren mit 1 µF, 0,1 µF und 0,01 µF, die in den meisten Anwendungshinweisen der IC-Hersteller üblicherweise angegeben werden. Zu beachten ist, dass der 1µF-Kondensator eine Serienresonanz bei etwa 5 MHz hat, der 0,1µF-Kondensator bei etwa 18 MHz und der 0,01µF-Kondensator bei etwa 40 MHz. Diese Frequenzen gelten für die Kondensatoren, bevor sie auf eine Leiterplatte montiert werden. Die für die Verbindung mit den Leistungsebenen erforderlichen Leiterbahnen, Vias und Kontaktflächen bringen zusätzliche Induktivität und verringern die Serienresonanzfrequenzen.

Keiner der üblicherweise spezifizierten Kondensatoren ist in der Lage, die in Bild 5 dargestellte Frequenz mit seiner Resonanzfrequenz zu erreichen, was zu einer übermäßigen Welligkeit der Versorgungsspannung UB und damit zu möglichen EMI-Problemen führt.

Lösung des Problems der unzureichenden Kondensatorleistung

Die vorangegangene Betrachtung hat gezeigt, dass die üblicherweise in Anwendungshinweisen spezifizierten Kondensatoren nicht die hochfrequenten Schaltströme liefern können, die für High-Speed-Logikschaltungen erforderlich sind.

In der Veröffentlichung [1] zeigen Todd Hubing und seine Mitarbeiter, dass die Lösung darin besteht, der Leiterplatte eine interplanare Kapazität hinzuzufügen, um die von den schnell schaltenden Schaltkreisen benötigte Ladung zu liefern. Warum funktioniert die interplanare Kapazität, Einzelkondensatoren hingegen nicht?

Die Antwort lautet, dass die parasitäre Induktivität von eng beieinander liegenden Ebenenpaaren weitaus geringer ist als das, was Einzelkondensatoren erreichen können. Als Ergebnis dieser Beobachtung haben die PDS-Ingenieure PCB-Aufbauten entworfen, um eine ausreichende interplanare Kapazität zur Unterstützung aller schnellen Schaltvorgänge in einem Leiterplattendesign zu gewährleisten. Die Berechnung der benötigten interplanaren Kapazität wird in [2] diskutiert.

Ersetzen der fehlenden interplanaren Kapazität in vierlagigen PCBs

Beim Blick auf den PCB-Aufbau in Bild 1, lässt sich erkennen, dass die beiden Innenlagen so weit voneinander entfernt sind, dass die Kapazität zwischen den Lagen gering oder gar nicht vorhanden ist. Wie kann ein solcher Lagenaufbau dann sehr schnelle Schaltvorgänge auf Bussen wie DDR und PCI unterstützen?

Tatsächlich ist dieses Problem den Herstellern von Prozessoren und Speicher-ICs wie Intel und AMD schon sehr lange bekannt. Und sie haben das Problem gelöst, indem sie die erforderliche Kapazität zur Unterstützung dieser Schaltvorgänge im IC-Gehäuse und auf dem Die selbst integriert haben. PCB-Designer müssen sich die IC-Datenblätter und Anwendungshinweise anschauen, um festzustellen, ob eine solche Kapazität in den ICs selbst vorgesehen ist oder nicht. Bei den meisten anderen ICs, wie z.B. FPGAs, ist dies nicht der Fall. Folglich werden Schaltungen, die diese Art von ICs enthalten, auf einer vierlagigen Leiterplatte nicht funktionieren. In letzter Zeit haben jedoch einige der FPGA-Hersteller damit begonnen, Kondensatoren auf den Die und in das Gehäuse zu integrieren, um die Funktion ihrer Bauelemente auf vierlagigen Leiterplatten zu verbessern.

Zusätzliche Anmerkungen zum Hinzufügen von interplanarer Kapazität

Aufbau einer Leiterplatte mit sechs Lagen
Bild 9. Aufbau einer Leiterplatte mit sechs Lagen, links vor und rechts nachdem freie Flächen der Signallagen mit Kupferflächen aufgefüllt wurden.
© Speeding Edge

Bild 9 zeigt den Aufbau einer typischen sechslagigen Leiterplatte. Die linke Darstellung zeigt den Aufbau in seiner ursprünglichen Form, bei dem die Baugruppe aufgrund fehlender interplanarer Kapazität die EMI-Tests nicht bestanden hat. Die rechte Darstellung zeigt den gleichen Lagenaufbau, nachdem die nicht genutzten Bereiche der vier Signallagen mit Kupfer gefüllt wurden.

Die sechs Lagen des Leiterplattenaufbaus aus Bild 9, mit den mit zusätzlichen Flächen gefüllten Signallagen, sind in Bild 10 dargestellt.

Übersicht der sechs Lagen einer High-Speed-PCB
Bild 10. Übersicht der sechs Lagen einer High-Speed-PCB mit den Signallagen, deren freie Flächen mit Kupfer gefüllt wurden. Die zusätzlichen Kupferflächen wurden mit der Stromversorgungs- bzw. Masse-Lage verbunden, so dass eine höhere interplanare Kapazität entsteht.
© Speeding Edge

Die Kupferfüllungen, die auf jeder der vier Signallagen aufgebracht werden, sind mit den entsprechenden Stromversorgungslagen verbunden. Dadurch liegt die Stromversorgungsebene nahe an einer Ebene mit entgegengesetzter Polarität auf der angrenzenden Leiterplattenlage, so dass ein interplanarer Kondensator entsteht, der vorher nicht vorhanden war. Auf diese Weise lassen sich fünf Kondensatoren erstellen, wie in Bild 9 rechts dargestellt, im Gegensatz zu nur einem, wie in Bild 9 links. Das Ergebnis könnte möglicherweise eine Erhöhung der Ebenenkapazität von zuvor nur 0,5 nF (Bild 9 links) auf mehr als 4 nF (Bild 9 rechts) sein.

Vergleich der EMI-Testergebnisse
Bild 11. Vergleich der EMI-Testergebnisse einer Baugruppe mit 6-Lagen-PCB: blau ohne Füllung der freien Flächen in den Signallagen, rot mit Signallagen-Füllung.
© Speeding Edge

In Bild 11 sind die Vorher- und Nachher-Ergebnisse eines EMI-Tests der Baugruppe mit der Leiterplatte aus Bild 10 dargestellt. Die blauen Frequenzen zeigen die EMI vor dem Hinzufügen der in Bild 8 gezeigten Signallagen mit Kupferfüllung und die roten Frequenzen die EMI nach dem Hinzufügen der Signallagen mit Kupferfüllung.

Bei der Anwendung dieser Art von Signallagen-Kupferfüllung ist jedoch eine gewisse Vorsicht geboten. Es gilt zu beachten, dass in Lage 3 die hinzugefügte Kupferfüllung neben den Signalen in Lage 4 liegt. Natürlich wird dadurch die Impedanz der Leiterbahn in Lage 4 verändert, manchmal in einem solchen Ausmaß, dass ein Problem mit der Signalintegrität auftreten kann. Wenn also die Impedanzanpassung auf einer Leiterbahn oder Leiterbahngruppe wichtig ist, sollte ein PCB-Designer es eher vermeiden, die angrenzende Lage mit Kupfer aufzufüllen.

Einschränkungen beim Entwurf von High-Speed-PCBs mit vier oder sechs Lagen

Die interplanare Kapazität in Verbindung mit eng beieinander liegenden Stromversorgungs- und Massepaaren sorgt für eine sehr niedrige Impedanz zwischen den beiden Lagen. Wenn ein Lagenaufbau mehrere Stromversorgungs- und Masse-Paare hat, werden alle Masse-Lagen miteinander verbunden, wo immer ein Masse-Via bzw. ein Bauteil-Masseanschluss vorhanden ist. Jede UB-Ebene ist effektiv mit ihrer jeweiligen Masselage über die interplanare Kapazität verbunden, so dass alle Ebenen bei den in den Schaltsignalen enthaltenen AC-Frequenzen miteinander verbunden sind. So ist es möglich, die Signallagen beim Routing zu wechseln, ohne dass die Gefahr besteht, dass die Rückströme einen Weg von Ebene zu Ebene finden. Wenn ein Signal eine geteilte Stromversorgungsebene überschreitet, z.B. um zwei oder mehr Versorgungsspannungen in derselben Ebene unterzubringen, gibt es ebenfalls kein Problem.

Es gilt zu beachten, dass dies bei einer vierlagigen Leiterplatte ohne Kondensator zwischen Stromversorgungs- und Masse-Lage nicht zutrifft. In diesem Fall müssen die Signalbahnen, um einen kontinuierlichen Pfad für den Rückstrom zu haben, auf derselben Lage beginnen und enden und dürfen keine geteilten Stromversorgungsflächen (Split-Planes) überschreiten.

Wenn PCB-Designer diese sorgfältig erstellten Richtlinien befolgen, ist es in der Tat möglich, hochlagige PCBs durch vierlagige PCBs zu ersetzen. Für die heute von Elektronikprodukten geforderte hohe Rechenleistung und hohe Datenübertragungsrate kann der Ansatz mit einer vierlagigen Leiterplatte in der Tat eine viel effizientere Alternative sein.

 

Veranstaltungstipp

Der Autor und Leiterplattendesigner-Trainer Lee Ritchey hält vom 6. bis 8. Dezember 2022 in der Nähe von Frankfurt am Main ein High-Speed-Design-Seminar ab. Ingenieure, die an dieser 3-tägigen praktischen Präsenzveranstaltung interessiert sind, finden weitere Informationen und Anmeldedetails unter https://www.leonardyseminare.de/p/high-speed-course-face-to-face-lee-ritchey-december-06-07-08-2022.


  1. High-Speed-Leiterplatten mit nur vier Lagen – ein Leitfaden
  2. Literatur