Elektronik-Entwicklung
Analog und digital im Paket
Halbleiter-Fertigungsprozesse werden immer ausgefeilter; im (digitalen) High-End-Be-reich sind Strukturgrößen von 28 nm Stand der Technik, und die Verkleinerung schreitet rapide in Richtung der Grenzen der Quantenmechanik fort. Das Brot-und-Butter-Geschäft findet jedoch bei weit größeren Strukturen statt: Speziell analoge und Mixed-Signal-Schaltungen kommen oft ohne weiteres mit 130-nm- und selbst 180-nm-Fertigungsverfahren aus. Dafür gibt es inzwischen auch erschwingliche Tool-Umgebungen.
Ein typisches ASIC-Design kann bei einer 0,13-µm- oder 0,18-µm-Fertigungstechnik ein paar Millionen Gatter umfassen und mit einer Frequenz von ein etlichen hundert Megahertz laufen.
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Wer so etwas entwickelt, benötigt nicht die Spitzentools, die zur Problemlösung im Bereich von 32 nm oder 28 nm und darunter entwickelt wurden, und muss dementsprechend nicht unbedingt die dafür üblichen »Mondpreise« bezahlen. Eine geschickte Auswahl von Entwicklungswerkzeugen verschiedener Hersteller erleichtert die Entwicklung.
Wie sieht nun ein ASIC-Designablauf auf der Basis eines preisgünstigen Tools aus (siehe Bild 1)?
Sowohl unter 64-Bit-Windows wie unter Linux laufend, unterstützt etwa die Simulationsumgebung »Riviera-PRO RTL« von Aldec die üblicherweise in Europa für Analog-, Digital- und Mixed-Signal-Designs verwendeten Verfahren.
Als Multi-Plattform-, Mixed-Language-RTL- und Gate-Level-Simulator hilft das Tool (Bild 2) auch bei der Fehlersuche und unterstützt verschiedene Verifikationsverfahren durch SystemC und SystemVerilog, ABV (Assertions Based Verification), TLM (Transaction Modelling) und VHDL/Verilog-DRC (Design Rule Checking).
Digitale Synthese
Nach dem Abschluss des digitalen Designs und der Simulation folgt als nächster Schritt die Synthese, für die ebenfalls kostengünstige Tools auf dem Markt sind. Das Logic-Synthesis-Tool »DesignCraft« von Incentia Design Systems bietet neben der allgemeinen Synthesefunktion eine ganze Palette von Erweiterungen. DesignCraft unterstützt die Standardformate der Gatter-Bibliotheken, erlaubt es, RTL-Codes oder auf Gatterebene VHDL oder Verilog zu verändern, und bietet zusätzlich zu der Scan-Path-Insertion-Funktion Optimierung von Fläche, Verlustleistung, Timing und DFT (Design for Testability).
Die Tools zur Analyse und Optimierung von Timing und Leistung (»ECOCraft-Power«) legen in der Syntheseebene die Constraints fest und optimieren das Powermanagement, um den Stromverbrauch merklich zu senken, zum Beispiel durch Clock-Gating.
Die Werkzeuge von Incentia eignen sich für Designs in Fertigungstechnologien bis zu einer Größe von 28 nm und mit bis zu 50 Millionen Gattern, was über die Anforderungen der meisten Entwickler von Mixed-Signal-ASICs hinausgeht, die derartige Chips in 0,35-µm- bis 0,13-µm-Technologien und vielleicht noch bis 90 nm ent-wickeln und mit ein paar Millionen Gattern auskommen. Das anschließende (digitale) Place-and-Route lässt sich effizient auch isoliert einsetzen.
Eine Netzliste auf Gatterebene läuft durch ein entsprechendes Tool, welches das physikalische Layout erzeugt, und durch ein weiteres Programm, welches das Timing simuliert und so feststellt, ob die Zeitabläufe im Layout stimmen (Bild 3). Für moderate Ansprüche bietet Tanner EDA ein Werkzeug mit den Grundfunktionen an, das für den Bereich unter 100 000 Gattern und für Standard-Timings geeignet ist.
Bei einem digitalen Design in 0,18 µm und einer Frequenz von 5 MHz ist eine Verzögerung von ein paar Nanosekunden bei Gattern und Routing vernachlässigbar. Arbeitet das Design hingegen im Bereich von hunderten Megahertz und darüber, dann spielt die Verzögerung eine wichtige Rolle und kann möglicherweise zu Fehlern in der Logik führen.
Eine andere Möglichkeit, besonders bei höheren Ansprüchen an die Genauigkeit, bestünde darin, einen Dienstleister mit dem Place and Route zu beauftragen oder diese Aufgabe dem Chiphersteller zu übertragen.
Bei zwei oder drei Designs pro Jahr macht das jährlich ein paar zehntausend Euro aus, während die Jahreslizenz für die Tools der führenden Anbieter auf hunderttausende Euros kommt. Es gibt eine Reihe Unternehmen wie beispielsweise Europractice und IC Mask Design, die kostengünstige Place-and-Route-Dienstleistungen anbieten.
Analoger Designablauf
Betrachtet man den analogen Designablauf, so folgt er dem tradi-tionellen Muster: Schaltplaneingabe, Simulation mit »Spice« und Full-Custom-Layout, allerdings beinhaltet dies auch eine Reihe halbautomatischer Aufgaben. Notwendigerweise ist die Schaltplaneingabe und die Simulation mehrere Male zu wiederholen, um sicherzustellen, dass die korrekte Funktion gewährleistet ist.
Nach der Simulation wird das Design in das Layout übertragen. Alle Basiskomponenten des Schaltplans, etwa MOSFETs, Widerstände oder Kondensatoren, werden eingesetzt, sodass der Designer nur noch die Anordnung festlegen muss. Das Werkzeug »HiPer DevGen« von Tanner erlaubt auch eine weitere Verkürzung der Layout-Zeit, indem es wichtige Schaltungsblöcke wie etwa Widerstandsteiler, Stromspiegel oder Differential-Pairs identifiziert und automatisch generiert sowie eine Vielzahl von Layout-Regeln berück-sichtigt wie Abgleich, automatisches Einfügen von Blindelementen oder Antennendioden und damit sicherstellt, dass alle Fertigungsregeln beachtet werden.
Das Top-Level-Layout bringt auf einem Chip analoge und digitale Blöcke zusammen, parasitäre Kapazitäten werden aus dem Layout extrahiert, um so das korrekte Funktionieren des gesamten ASICs zu berechnen. Nach dem Layout werden analoge und Mixed-Signal-Komponenten (AMS) gemeinsam simuliert, die analogen Schaltkreise mit Spice, die digitalen mit einem VHDL- oder Verilog-Simulator.
Ein Schnittstellentool von Tanner sorgt für die Verbindung beider Bereiche. Insgesamt läuft die Top-Level-Simulation nur so schnell, wie es der langsamste Simulator zulässt, dennoch sollte es in einer annehmbaren Zeit geschehen, vorausgesetzt, dass ein schneller digitaler Simulator hunderttausende digitale Gatter und ein guter analoger Simulator ein paar hundert analoge Transistoren bearbeitet.
Sobald das Layout überprüft wurde, läuft die vollständige Verifikation des Chips ab, einschließlich LVS (Layout Versus Schematic) sowohl für die analogen wie die digitalen Bestandteile, um sicherzustellen, dass alles korrekt verbunden ist, und DRC (Design Rule Checking), um zu überprüfen, dass der Chip reif für die Fertigung ist. Wenn der Chip als produktionsfertig eingestuft ist, kann das GDSII zum Hersteller geschickt werden.
Über den Autor:
Paul Double ist Geschäftführer vcn EDA Solutions.
