Synopsys: kompletter SystemVerilog-Flow

Der EDA-Spezialist Synopsys unterstützt jetzt die Beschreibungssprache SystemVerilog über seine gesamte Suite von Entwurfs- und Verifikationsprodukten hinweg.

Damit steht den Chipentwicklern eine der ersten kompletten Design- und Verifikationsumgebungen für SystemVerilog zur Verfügung. Durch den Einsatz von SystemVerilog können Entwicklungsingenieure ihre komplexen Entwürfe kompakter und akkurater formulieren, kritische Design-Attribute mit Assertions erfassen und Coverage-getriebene Testbenches entwickeln.

Synopsys unterstützt die Sprache mit der Entwurfsplattform Galaxy und der Verifikationsplattform Discovery. Diese Plattformen beinhalten den Design-Compiler zur Logiksynthese, die VCS-Verifikationslösung mit Native Testbench, das SystemVerilog-Testbench-Automatisierungstool Pioneer-NTB, den Equivalence-Checker Formality, Magellan zur hybriden formalen Analyse sowie den programmierbaren RTL-Checker Leda.

SystemVerilog-Unterstützung gibt es außerdem sowohl in den Assertion-Checker- und Base-Class-Testbench-Building-Block-Libraries, die mit den Discovery-Produkten ausgeliefert werden, als auch in der VCS-Verification-Library.