Frontendversorgung an 12/24 V

Störeffekte nutzen

Auf der Basis der extrahierten Störeffekte wären verschiedene EDA-Tools in der Lage, die Auswirkungen der Signalintegrität, thermischer Effekte, IR-Drop, Substratrauschen und anderen DFM-Auswirkungen auf das Design zu analysieren. Schnelle DFM-Analysatoren sind erforderlich, um Layout-Architekturen anzunehmen oder abzulehnen, und sie könnten iterativ mit den Platzierungs-, Routing- und Extraktions- Tools zusammenarbeiten. Vorzugsweise sollte eine offene Architektur genutzt werden, die über klar definierte Schnittstellen verfügt. Dies ist notwendig, um unterschiedliche DFM-Tools integrieren zu können (vielleicht sogar von verschiedenen Anbietern), ohne dass sich dies auf den gesamten Flow auswirkt. Damit ergibt sich schließlich eine sukzessive Konvergenz der Design- Topologie. Für eine detaillierte Analyse kann dann die DFM-orientierte Netzliste unter Berücksichtigung der Störeffekte für die logische Simulation genutzt werden. Die heutige schnelle SPICE-Technik, die Verfahren wie hierarchisch gekoppelte Datenbanken und isomorphe Strukturen nutzt, ist ausreichend leistungsfähig für eine dynamische Simulation von großen Schaltungen auf Transistorebene. Allerdings kann für große SoCs mit AMS-Blöcken und beträchtlichen digitalen Anteilen eine rein auf Transistorebene durchgeführte Analyse einen »Overkill« darstellen und die Identifizierung von kritischen Mixed-Signal-Problemen im Design verzögern. Ein besserer Ansatz könnte der Einsatz eines Mixed-Signal-Simulators sein, der entsprechende digitale und analoge Solver für die Simulation von großen SoCs nutzt und damit mehr Leistung für die iterative Verifikation des Designs zur Verfügung stellt.

Für große SoCs mit AMS-Anteilen, in denen Millionen von Komponenten enthalten sind, werden für eine vollständige Chipverifikation sehr schnelle, verteilte, Multi-threaded Simulatoren mit großer Kapazität benötigt. Das logische Design wird, sobald die parasitären Effekte zugeordnet sind, um ein Vielfaches größer. Mit einer effizienten Straffung der Störeffekte und Reduzierung der Schaltung wäre der superschnelle AMS-SPICESimulator in der Lage, die Funktion der Schaltung in Iterationen innerhalb einer akzeptablen Zeit zu verifizieren. Zudem müssen einige der Analysen wie Sweep (parametrische Simulation), Corners und Monte Carlo (statistische Simulation) ebenfalls ausgeführt werden. Da die verschiedenen Schaltungsblöcke unterschiedliche Anforderungen in Bezug auf Genauigkeit, Konvergenz und Eckpunkte etc. aufweisen, wäre eine Schaltungssimulation auf Blockebene nützlich. In der Tat ist eine hohe Flexibilität notwendig, um mehrere Blöcke auf unterschiedlichen Ebenen – HDL, Verilog-A, AMS, SPICE mit unterschiedlichen Technologiedateiangaben (Eckpunkte, Prozesse, Modelldateien), Konvergenzkriterien (reltol, abstol) und unterschiedlichen Sprachen (Verilog/VHDL/Spice/ Verilog AMS etc.) – simulieren zu können. In Bild 1 sind die Inhalte eines typischen AMS-SoC auf Blockebene dargestellt

Entsprechend dieser Anleitung umfasst das virtuelle Prototyping: Design => Simulation => Layout => Extraktion => DFM-Analyse => Design in einer iterativen Schleife, bis ein akzeptables Design und Layout erreicht wird (Bild 2).

Das virtuelle Prototyping für AMS-SoCs basiert größtenteils auf dem digitalen Pendant, wobei allerdings eine straffe Integration einen optimalen Einsatz von Engines erleichtert. Aus praktischen Gründen muss der Gesamtprozess das Designziel entsprechend den Constraints in akzeptabler Zeit umsetzen. Da verteilte Server-Farmen sich in der Industrie immer mehr durchsetzen, sollte eine derartige Architektur dies auch ermöglichen.

Es bleibt noch viel zu tun

Die heute zur Verfügung stehenden EDA-Tools zeigen viel versprechende Möglichkeiten in einigen Bereichen des virtuellen Prototyping auf, während in anderen Bereichen noch große Mankos bestehen. Constraint-basierende Designoptimierung und Layout-Tools stehen zwar zur Verfügung, sind aber auf das Design von Schaltungen beschränkt, die nur Hunderte oder Tausende von Komponenten umfassen. Extraktions- und DFM-Tools berücksichtigen Constraints nur wenig. Schnelle Spice-Simulatoren können sich zwar damit rühmen, eine Milliarde Transistoren zu simulieren, aber im Allgemeinen basiert die Schaltungsstruktur auf Logikblöcken mit sich wiederholenden Strukturen und geringen Wechselwirkungen – eine Tatsache, die für Analog/Mixed-Signal-Schaltungen im Allgemeinen nicht gilt. Schnelle Spice-Simulatoren der nächsten Generation mit einer vielfach höheren Kapazität und Geschwindigkeit sind ein entscheidender Faktor für eine umfassende Simulations-basierende Chipverifikation von AMS-SoC-Schaltungen.

Die Funktionen einer digitalen Engine für ein virtuelles Prototyping könnten mit einer entsprechenden analogen Lösung eine effiziente virtuelle Co-Prototyping-Lösung für AMS-SoCs ergeben. Dabei ist die Verfügbarkeit einer robusten Infrastruktur in Bezug auf Design, Technik und Constraints-Datenbank, die universell über unterschiedliche Design-Phasen und Anbieter genutzt werden kann, eine wichtige Voraussetzung. Die Flexibilität der Architektur sollte Plug-ins erlauben, um an unterschiedlichen Stellen den jeweils optimalen Analysator nutzen zu können. Nanometer- Designs der nächsten Generation würden von diesem Trend enorm profitieren. In Zukunft kommen noch komplexere Schritte hinzu, beispielsweise um das Design durch Iterationen RET-korrekt (Resolution Enhancement Techniques) zu machen.

Cadence Design Systems
Telefon 089/45 63 0
www.cadence.com

Autor

Dr. Raja Mitra ist als Senior Engineering Manager bei Cadence Design Systems für die Entwicklung von Analog/Mixed-Signal- Produkten verantwortlich

Ralf Higgelke, DESIGN&ELEKTRONIK

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